JPEG2000中位平面编码的存储优化方案设计和实现

JPEG2000的位平面编码运算开销很大,是编码器提高速度的瓶颈。为了使JPEG2000能用于实时图像处理,本文设计了存储优化的硬件实现方案,设计以verilog语言描述,通过了功能仿真和逻辑综合,最终实现的IP核能在0.1s完成512×512的灰度图像的编码。     

JPEG 2000系数位平面编码的FPGA设计

研究JPEG 2000 标准中系数位平面编码的硬件实现问题,提出一种适合ASIC实现的结构,在保证编码速度的前提下,最大限度减小了片内小波系数缓存量,解决了扫描过程中如何对系数状态字进行读写的问题,大大减少了系统访问系数状态字的频率。设计中幅度细通道和清理通道并行工作,使编码时间比传统非并行工作减少30%以上。在FPGA上对设计进行了仿真验证。     

基于子带四叉树合并的图像位平面编码

利用图像经过小波变换后系数的分布特点，能够有效地进行图像编码。为了充分利用小波系数的带内相关性和带间相关性，提出了一种有效的位平面编码算法。该算法将各个子带四叉树合并成一棵扫描树，然后再根据扫描树提供的扫描信息进行位平面编码。该算法能够有效地对纹理丰富的图像区域进行编码，比EZW和SPIHT算法具有更好的编码效果。除此之外，该算法还具有实现简单、执行速度快和消耗存储空间资源少等特点，降低了硬件实现的难度，具有很强的实用性。     

基于零树和位平面的小波图像压缩算法

通过有机结合零树编码、位平面编码和算术编码,提出了一种基于零树和位平面的小波图像压缩算法ZBP(Zerotree and bit plane).ZBP不仅充分利用了零树符号之间的相关性,而且从位数据的层面上挖掘出了小波系数值之间的相关性,从而提高了算术编码的性能.实验结果表明,ZBP的压缩效果优于目前已有的小波图像压缩算法.     

千兆位以太网物理编码子层编码算法与实现

为满足千兆位以太网1000Base—T在5类线上传输IGbps数据的要求,介绍了千兆以太网收发器物理编码子层的编码算法,并给出了ASIC实现方案。使用递归式系统卷积码和网格编码,可以达到约6dB的编码增益。用Verilog语言完成发送幔块设计,仿真结果表明该设计完全符合802．3ab协议规范,能够满足千兆位以太网的传输要求。     

JPEG2000中嵌入式块编码的FPGA设计

为了使JPEG2000能应用到便携产品中,采用了高效存储结构的硬件实现方案,并设计了相应的寄存器组和控制逻辑。仿真结果表明所设计的块编码器能够在0.256s内完成对一幅512×512的灰度图像的编码。     

一种改进的位平面匹配运动估计算法

为进一步提高视频的编码效率,提出一种改进的位平面匹配(BPM)算法,通过调整阈值的选取方式,减少搜索次数,利用改进的运动矢量计算方法提高搜索准确性,提升图像质量。实验结果表明,与传统BPM算法相比,该算法能提高位平面的区分能力,增强运动估计效果。     

基于多级位平面交错的ROI图像编码

在许多的图像应用中，基于感兴趣区域(ROI)图像编码技术占有重要地位。在ROI图像编码中，感兴趣区域采用低压缩比以得到较高的图像质量，而背景区域(ROB)则采用高压缩比以达到相对低一点的图像质量。因此，这种技术能很好地解决图像质量和压缩比之间的矛盾。在JPEG2000中已采用了General Scaling Based Method和Maxshift Method的ROI编码技术，但在一些应用中它们仍不能满足要求。为此提出了一种基于多级位平面交错(MBI)的编码算法。该算法具有多ROI编码、ROI-ROB重要性编码等特点，能够满足不同应用场合下的编码要求。     

基于DSP的任意码长RS编码及算法优化

本文提出通过在DSP编程算法中增加实时构造有限域域表的方法,利用DSP的McBSP同步串行通信接口,实现任意码长(最大为255)的RS编码,同时讨论了C语言编程算法优化的一般方法.     

基于DSP的任意码长RS编码及算法优化

本文提出通过在DSP编程算法中增加实时构造有限域域表的方法,利用DSP的McBSP同步串行通信接口,实现任意码长(最大为255)的RS编码,同时讨论了C语言编程算法优化的一般方法。     

JPEG2000分数位平面编码器的FPGA电路实现

分数位平面编码是JPEG2000图像压缩国际标准中的核心技术之一,是影响JPEG2000编码速度的最关键部分。基于位平面、过程双重并行(BPDP)的编码方法和局部模块并行结构,利用FPGA电路设计了JPEG2000分数位平面编码器。电路仅需要约5100个逻辑单元,当工作在54MHz时,每秒可以编码30幅尺寸约为1500×1200的图像。     

基于FPGA的JPEG2000自适应算术编码器设计

文中研究JPEG2000标准中自适应算术编码器的硬件实现问题，采用并行结构的FPGA设计，并用Modelsimse5．8对其作仿真验证。设计使用Vefilog HDL语言在RTL级描述，并以Xilinx Vertex11系列中的xc2v250-6fg256器件为基础在ISE6．1下完成综合。     

基于FPGA的JPEG2000自适应算术编码器设计

文中研究JPEG2000标准中自适应算术编码器的硬件实现问题,采用并行结构的FPGA设计,并用Modelsimse5.8对其作仿真验证。设计使用VerilogHDL语言在RTL级描述,并以Xilinx VertexII系列中的xc2v250-6fg256器件为基础在ISE6.1下完成综合。     

改进的JPEG2000位平面编解码算法实现

针对JPEG2000中位平面编解码算法复杂、运算量大的问题,对其进行了优化,省去了其中的冗余操作．在引入特殊的数据存储格式和状态信息寄存器组的基础上,提出一种高效的存储器管理方法,简化了编解码过程,实现了数据处理的流水线操作,也大大减少了对存储器的读写次数．该算法采用0．25μm CMOS数字工艺流片,并被系统集成于数码相机芯片中．测试结果显示,改进后的算法有效地提高了位平面编解码的效率,具有存储器少、复杂度低的优点．     

一种低存储高速并行小波变换算法的FPGA实现

基于Altera公司的低成本、高密度Cyclone Ⅱ系列FPGA实现了小波变换的VLSI架构设计,最大化减少了算法对片内存储器的需求,降低了功耗。由于设计能够对图像同时进行行列变换,系统处理速度快,为图像实时处理提供了基础。     

优化的JPEG2000算术编码器结构

各种并行位平面编码算法极大提高了上下文/符号数据对的产生速度,与此同时,算术编码算法的串行本质却严重限制了这些数据对的编码速度。因此,算术编码器(AE)已经成为JPEG2000系统的瓶颈问题。本文分析了现存各种算术编码器结构的缺陷,并提出了一种优化的单输入三级流水线结构。FPGA实现结果表明,本文结构以最小的硬件代价(1100 ALUTs和365 registers)获得了最优的实际数据吞吐率((133N)/(N+2))。     

一种高速JPEG2000 MQ编码器的VLSI实现

JPEG2000采用的MQ编码器是一种优于Huffman编码的无损数据压缩算法。基于JPEG2000算法规程的MQ编码器速度较慢,限制了整个编码系统的实时性。本文采用部分并行算法,MQ编码器每个时钟最多可以编码2对数据,有效提高了编码器的数据吞吐率,并设计了基于3级流水的VLSI结构。试验结果表明,该算法平均每个时钟编码1.32bit,比普通算法的编码效率提高了约32%。     

基于FPGA的JPEG数字图像解码方案设计

介绍了一种以现场可编程门阵列(FPGA)作为硬件平台,对符合国际标准的JPEG压缩图像进行解码的设计方案,给出了图像分量和微控制单元(MCU)的熵解码,并着重描述了各个解码JPEG模块的实现方法.     

基于上下文预测算法的位平面解码器VLSI设计

位平面解码器作为JPEG2000解码系统中算法复杂、运算量最大的组件,限制了解码器的工作效率,为此,以下提出了一种上下文预测算法,并将该算法与基于组的像素点跳跃算法混合使用,实现了数据处理的流水线操作,提高了位平面解码器的工作速度.并采用Verilog HDL硬件描述语言进行了RTL级描述,经过功能仿真和DC综合,最高工作频率可达100MHz,内嵌到JPEG2000解码器系统中,可满足图像实时解码的要求.