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JPEG2000的位平面编码运算开销很大,是编码器提高速度的瓶颈。为了使JPEG2000能用于实时图像处理,本文设计了存储优化的硬件实现方案,设计以verilog语言描述,通过了功能仿真和逻辑综合,最终实现的IP核能在0.1s完成512×512的灰度图像的编码。 相似文献
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JPEG 2000系数位平面编码的FPGA设计 总被引:2,自引:2,他引:0
研究JPEG 2000 标准中系数位平面编码的硬件实现问题,提出一种适合ASIC实现的结构,在保证编码速度的前提下,最大限度减小了片内小波系数缓存量,解决了扫描过程中如何对系数状态字进行读写的问题,大大减少了系统访问系数状态字的频率。设计中幅度细通道和清理通道并行工作,使编码时间比传统非并行工作减少30%以上。在FPGA上对设计进行了仿真验证。 相似文献
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利用图像经过小波变换后系数的分布特点,能够有效地进行图像编码。为了充分利用小波系数的带内相关性和带间相关性,提出了一种有效的位平面编码算法。该算法将各个子带四叉树合并成一棵扫描树,然后再根据扫描树提供的扫描信息进行位平面编码。该算法能够有效地对纹理丰富的图像区域进行编码,比EZW和SPIHT算法具有更好的编码效果。除此之外,该算法还具有实现简单、执行速度快和消耗存储空间资源少等特点,降低了硬件实现的难度,具有很强的实用性。 相似文献
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为了使JPEG2000能应用到便携产品中,采用了高效存储结构的硬件实现方案,并设计了相应的寄存器组和控制逻辑。仿真结果表明所设计的块编码器能够在0.256s内完成对一幅512×512的灰度图像的编码。 相似文献
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在许多的图像应用中,基于感兴趣区域(ROI)图像编码技术占有重要地位。在ROI图像编码中,感兴趣区域采用低压缩比以得到较高的图像质量,而背景区域(ROB)则采用高压缩比以达到相对低一点的图像质量。因此,这种技术能很好地解决图像质量和压缩比之间的矛盾。在JPEG2000中已采用了General Scaling Based Method和Maxshift Method的ROI编码技术,但在一些应用中它们仍不能满足要求。为此提出了一种基于多级位平面交错(MBI)的编码算法。该算法具有多ROI编码、ROI-ROB重要性编码等特点,能够满足不同应用场合下的编码要求。 相似文献
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分数位平面编码是JPEG2000图像压缩国际标准中的核心技术之一,是影响JPEG2000编码速度的最关键部分。基于位平面、过程双重并行(BPDP)的编码方法和局部模块并行结构,利用FPGA电路设计了JPEG2000分数位平面编码器。电路仅需要约5100个逻辑单元,当工作在54MHz时,每秒可以编码30幅尺寸约为1500×1200的图像。 相似文献
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文中研究JPEG2000标准中自适应算术编码器的硬件实现问题,采用并行结构的FPGA设计,并用Modelsimse5.8对其作仿真验证。设计使用Vefilog HDL语言在RTL级描述,并以Xilinx Vertex11系列中的xc2v250-6fg256器件为基础在ISE6.1下完成综合。 相似文献
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基于FPGA的JPEG2000自适应算术编码器设计 总被引:1,自引:1,他引:1
文中研究JPEG2000标准中自适应算术编码器的硬件实现问题,采用并行结构的FPGA设计,并用Modelsimse5.8对其作仿真验证。设计使用VerilogHDL语言在RTL级描述,并以Xilinx VertexII系列中的xc2v250-6fg256器件为基础在ISE6.1下完成综合。 相似文献
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针对JPEG2000中位平面编解码算法复杂、运算量大的问题,对其进行了优化,省去了其中的冗余操作.在引入特殊的数据存储格式和状态信息寄存器组的基础上,提出一种高效的存储器管理方法,简化了编解码过程,实现了数据处理的流水线操作,也大大减少了对存储器的读写次数.该算法采用0.25μm CMOS数字工艺流片,并被系统集成于数码相机芯片中.测试结果显示,改进后的算法有效地提高了位平面编解码的效率,具有存储器少、复杂度低的优点. 相似文献
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基于Altera公司的低成本、高密度Cyclone Ⅱ系列FPGA实现了小波变换的VLSI架构设计,最大化减少了算法对片内存储器的需求,降低了功耗。由于设计能够对图像同时进行行列变换,系统处理速度快,为图像实时处理提供了基础。 相似文献
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各种并行位平面编码算法极大提高了上下文/符号数据对的产生速度,与此同时,算术编码算法的串行本质却严重限制了这些数据对的编码速度。因此,算术编码器(AE)已经成为JPEG2000系统的瓶颈问题。本文分析了现存各种算术编码器结构的缺陷,并提出了一种优化的单输入三级流水线结构。FPGA实现结果表明,本文结构以最小的硬件代价(1100 ALUTs和365 registers)获得了最优的实际数据吞吐率((133N)/(N+2))。 相似文献
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