异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。     

微处理器中异步FIFO的一种优化方法

在VLSI电路设计中,一个系统包含了多个时钟域,如何在这些不同的时钟域之间传递数据成了一个重要问题;在微处理器总线接口等多时钟系统中,采用异步FIFO传递数据是一种安全高效的方法,提出了一种优化的异步FIFO设计,以异步的方式产生标志信号,根据排队论确定最优的FIFO深度,并引入门控时钟技术降低了动态功耗;与其它设计相比,电路结构简单,在面积和功耗方面得到了改善,可以广泛在嵌入式微处理器中使用。     

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。     

FPGA异步FIFO设计中的问题与解决办法

通过分析异步FIFO的基本结构和工作原理,以降低亚稳态的出现频率、充分利用异步FIFO的内存资源为主要目的,提出一种在FPGA内部实现的异步FIFO设计方法。本文在传统设计的基础上提出一种新颖的电路结构来准确判断空／满标志位的产生,即检测加计数器的方法;并用QuartusⅡ对其进行仿真,得到了比较好的性能。     

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题，多时钟域设计的一个难题是如何避免亚稳态的产生，异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口，它们之间不需要互相握手，只需跟接口FIFO模块进行交互就可以了，使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的，采用VHDL语言设计，通过对设计进行简单的修改，即可用于各种不同的系统的设计，经过充分测试和优化，该异步FIF0运行稳定，占用FPGA内部资源也非常少。     

基于FPGA的异步FIFO设计

在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FP-GA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

FPGA中软FIFO设计和实现

在现代电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题,而使用异步FIFO可以有效地解决这个问题.异步FIFO是一种在电子系统中得到广泛应用的器件,文中介绍了一种基于FPGA的异步FIFO设计方法.使用这种方法可以设计出高速、高可靠的异步FIFO.     

基于FPGA的异步FIFO设计

在现代集成电路设计中，一个系统往往包含了多个时钟，如何在异步时钟间传递数据成为一个很重要的问题．而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件．文中介绍了一种基于FPGA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。     

异步FIFO控制器的设计

异步FIFO是一种先进先出电路,可以有效解决异步时钟之间的数据传递。通过分析异步FIFO设计中的难点,以降低电路中亚稳态出现的概率为主要目的,提出了一种格雷码计数器的技术,通过仿真验证,有效地实现了异步FIFO控制器的设计。该设计将大大提高工作频率和资源利用率。     

ARINC659总线接口跨时钟的研究与设计

ARINC659总线与机载计算机PCI9054接口设计中因工作时钟不同而出现亚稳态现象。为此,描述亚稳态机理,给出降低亚稳态产生条件,提出采用同步器实现控制信号传递和格雷码+异步FIFO实现数据传输。结合PCI9054接口信号时序,设计总线接口模块,通过Verilog编码实现进行仿真实验。结果表明,异步FIFO解决了ARINC659与PCI9054之间的跨时钟数据传输。