低功耗0.18μm 10Gb/s CMOS 16:1复接器

采用中芯国际(SMIC)0.18μm互补金属氧化物半导体(CMOS)工艺实现了功耗为160mW、速率为10Gb/s的16:1复接器。该复接器采用可以分级优化的树型结构。低速(622Mb/s→5Gb/s)复接和低速(2.5GHz→622MHz)分频单元采用CMOS逻辑电路实现,高速(5Gb/s→10Gb/s)复接和高速(5GHz→2.5GHz)分频单元采用源极耦合场效应管逻辑(SCFL)电路实现。测试结果表明,在1.8V的工作电压下,芯片可以稳定工作在10Gb/s的速率上,输出信号逻辑正确,眼图良好,单端峰-峰值180mV。     

40Gb/s 0.18μm CMOS甚短距离并行光接收前端放大器

研制成功一种应用于甚短距离(VSR)光传输系统的40Gb/s 并行光接收前端放大器芯片.该电路采用12路并行信道结构和0.18μm CMOS工艺,单信道传输速率达到了3.318Gb/s.电路设计采用了RGC结构和噪声优化技术,克服了CMOS光检测器大寄生电容造成的带宽不够的问题.提出了一种同时采用P 保护环(PGR)、N 保护环(NGR)和深N阱(DNW)的并行放大器隔离结构,有效地抑制了并行放大器之间的串扰,减小了放大器之间的衬底耦合噪声.测试表明,所有信道在3.318Gb/s数据速率、2mVpp输入和2pF的寄生电容下均得到了清晰的眼图.芯片采用1.8V电源供电,单路前端放大器的功耗为85mW,12路总功耗约为1W.     

Design of a 10-Gb/s 0.18μm CMOS multiplexer with the integrated clock generation circuit

针对传统的复接器( MUX)因没有集成时钟电路而限制了其集成度及应用的问题研究了复接器与时钟电路的集成,并采用中芯国际(SMIC)0.18μm互补金属氧化物半导体(CMOS)工艺设计并实现了一个片内集成时钟产生功能的10Gb/s半速率2∶1 MUX电路.整个电路由5 Gb/s时钟提取电路(CEC)和10Gb/s半速率2∶1 MUX电路构成.CEC从一路输入数据中提取出5GHz时钟提供给MUX电路.CEC由鉴频鉴相器(PFD)、电压/电流转换电路、环路滤波器及压控振荡器(VCO)构成.Pottb(a)cker型PFD不但可以大幅度扩展环路的捕获带宽,并且由于它能够容忍高达±45°的正交相位误差,因而三级环形VCO能够被采用.测试结果表明,该电路无需任何参考时钟、外接元件及外部手动调谐即可工作.整个芯片面积为670μm ×760μm,在1.8V电压下,功耗为180mW,其中核心功耗占60％.     

基于FPGA的高速并行光通信误码率测试系统

利用高性能、低成本的现场可编程门阵列(FPGA)芯片、个人电脑和应用软件研制出了可应用于高速并行光通信系统误码率测试的虚拟测试系统。此系统可对不同速率与通信格式的多通道并行光通信系统进行误码率测试,支持对速率为10Gb/s的VSR4-1.0协议的甚短距离光传输(VSR)系统的误码测试。该系统最多可支持12条测试信道,单信道最高测试速率为1.25Gb/s,为研制高速并行光通信系统提供了一个方便、快捷、灵活的初级误码率测试手段。该系统可降低并行通信系统的研发成本,缩短测试周期,提高工作效率。     

0.18μm CMOS 2.5Gb/s光接收机跨阻前置放大器的设计

给出了一种利用TSMC 0.18μm CMOS工艺实现的2.5 Gb/s跨阻前置放大器.此跨阻放大器的增益为66.3 dBΩ,3 dB带宽为2.18 GHz,等效输入电流噪声为112.54 nA.在标准的1.8 V电源电压下,功耗为7.74 mW.输入光功率为-10 dBm时,PCML单端输出信号电压摆幅为165 mVp-p.模拟结果表明该电路可以工作在2.5 Gb/s速率上.     

155 Mbit/s和622 Mbit/s 速率0.6 μm CMOS工艺光纤用户网专用集成电路的部分核心芯片

采用国内的CSMC-HJ 0．6μm CMOS工艺实现了155Mb／s和622Mb／s速率的光纤用户网专用集成电路的部分核心芯片。芯片测试结果表明，激光二极管驱动电路(LDD)，前置放大器(Pre-Amp)和限幅放大器(LA)集成电路达到了世界同类集成电路的水平。     

超高速低功耗CMOS 4:1复接器

研究了在特定工艺条件下进行高速低功耗集成电路设计的相关问题,包括结构设计、电路设计和工艺角的影响。提出用CMOS逻辑电路完成超高速电路设计的思想,利用CSM 0.35μm CMOS工艺设计完成了速率为3.125Gb/s的4:1复接器芯片。该系统采用树型结构,由两个并行的低速2:1复接单元和一个高速2:1复接单元级联而成。核心电路锁存器在低速单元中用带有电平恢复的4_T电路构成,在高速单元中用动态传输门构成;选择器则用CMOS传输门构成的双路开关实现,每一电路都只用4只晶体管实现。芯片面积为0.39mm~2。芯片测试结果表明:在3.3V电源电压下,芯片核心功耗低于40mW,最高工作速率可达4Gb/s。     

2.5Gb/s 0.35μm CMOS单片集成光接收机电路设计与实现

采用0.35μm CMOS工艺设计并实现了单片集成光接收机电路.该芯片能将光电检测器检测到的速率为2.5Gb/s的信号进行放大,进行时钟恢复、数据判决,并通过一到四路分接输出四路速率为622Mb/s的信号.恢复出的经过四分频的时钟抖动以及最后分接输出的四路数据抖动的均方值分别为1.9ps和13ps.芯片在标准的5V电源电压下,功耗为2.05W,整个芯片面积为1600μm×870μm.     

10Gb/s 0.35μm SiGe BiCMOS伪差分共基极输入前端放大电路的设计

采用Jazz 0.35μm SiGe BiCMOS工艺设计实现了应用于10Gb/s速率级光接收机的前端放大电路。该电路由前置放大器与限幅放大器构成,两者均采用了差分电路形式。前置放大器由共基输入级和带并联负反馈的放大器组成。跨导放大器中的基本放大器采用共集-共发-共基的组合结构扩展带宽。限幅放大器采用两级Cherry-Hooper结构。芯片面积仅为0.47mm~2。测试结果表明,在3.3V的供电电压下,总功耗为158mW。在输入电压信号25mV时,可以得到清晰对称的眼图。     

高速波分复用无中继光纤传输实验系统

利用自行研制的模块化高稳定度光发射机、光接收机、掺饵光纤功率放大器和掺饵光纤前置放大器，实现了4×622Mb／s×200km、2．5Gb／s×200km和4．354Gb／s（1×2．488Gb／s＋3×622Mb／s）×160km的常规单模光纤无中继传输实验。带有掺饵光纤前置放大器的四路光接收机灵敏度达到－46．8dBm（622Mb／s，NRZ223－1　PRBS）和－39．5dBm（4×2．5Gb／s，NRZ27—1PRBS）。系统各信道误码率优于4×10－12～4×10－15。     

2.5Gb/s混合集成光接收机

研制了适用于光纤通信系统的具有完全自主知识产权的混合集成光接收机.该接收机由半导体光电探测器和相应采用硅0.35μm CMOS工艺研制的高速集成电路组成.混合集成模块采用高介电常数的陶瓷薄膜电路将PIN管芯和IC芯片在一块衬底上实现了互连并采用金属管壳封装,使模块具有小的体积并提高了性能.经测试,该接收机工作速率为2.5Gb/s,过载光功率＞0dBm,在误码率为1×10-12时接收灵敏度为-9dBm,RMS抖动为12.79ps,P-P抖动为74.22ps.     

采用预充开关运放的低功耗12位40MS/s流水线模数转换器

设计了一个采用新型预充快速开启开关运放的低功耗12位40MS/s流水线模数转换器(ADC)。该转换器通过采用新型预充开关运放技术、采样保持电路消去结构、动态比较器和优化采样电容,大大降低了电路的功耗。电路设计采用1.8V 1P6M 0.18μmCMOS工艺,仿真结果表明,在40MS/s采样速率下,输入信号为19MHz时,无杂散动态范围(SFDR)为90.15dB,信噪失真比(SNDR)为72.98dB,功耗为27.9mW。     

1.25 Gbit/s 0.25μm CMOS时钟恢复电路

1．25Gbit／s时钟恢复电路由TSMC0．25μm数字CMOS工艺实现。它包含鉴频鉴相器、环路滤波器及压控振荡器。压控振荡器采用一种改进型四级环形振荡器结构,具有正交输出,在其较宽调谐范围内输出电压摆幅恒定。该电路工作速率为1．03—1．4Gbit／s。在恢复时钟频率为1．25GHz时测量的时钟有效值抖动为4．6ps。     

2.5Gb/s混合集成光发射OEIC

研制了适用于光纤通信系统的具有完全自主知识产权的混合集成光发射芯片。采用光刻制版技术将采用0．35μm硅CMOS工艺实现的激光驱动器芯片与采用湿法腐蚀、聚合物平坦和lift off等技术实现的激光器芯片制作在一块陶瓷衬底上形成“光电一体”芯片。该芯片工作速率2．5Gb／s,波长1550nm,输出光功率0dBm,消光比5．6dB。     

无定型氧化锰超级电容器电极材料

采用化学共沉淀法制备超级电容器用氧化锰电极材料,借助X射线衍射(XRD)、扫描电子显微镜(SEM)、红外光谱(FT-IR)和BET比表面积分析手段对样品进行表征。结果表明,产物为无定型结构,粒径分布较均匀,约在40～50nm,BET比表面积达到160．5m^2／g。在0．5mol／LK2SO4水溶液中,电位窗口为0～0．8V(vs.SCE)内,通过循环伏安和恒流充放电测试,显示该材料制备的电极具有良好的电容行为和功率特性。在扫描速度为4mV／s时,单电极的比容量达到140F／g。     

12路并行光互连子系统研究

针对高速芯片间光互连的应用,利用垂直腔面发射激光器(VCSEL)列阵作为光源、PIN列阵作为探测器,采用并行光传输的方式,设计了高密度的12路高速信号的光互连子系统,并利用12芯标准多模光纤带进行了1m距离内的光传输试验测试.测试结果表明,在零误码率的条件下系统单路速率大于6Gb/s,接收端信号的上升时间(F1)为91...     

基于V93000的现场可编程门阵列测试时间优化方法

对于现场可编程门阵列FPGA,测试配置时间远大于加测试向量的时间,为实现FPGA快速配置测试,本文提出了一种FPGA测试时间优化方法:采用Advantest公司V93000自动测试设备,通过在一个周期内加载4行配置向量对电路配置比特流的测试时间进行优化(即4X配置方式),并结合FPGA多帧写位流压缩方法对电路测试配置的编程加载时间进行优化;以Xilinx公司Virtex-7系列FPGA-XC7VX485T为例进行了测试验证,测试数据表明:采用V93000SoC测试系统的4X配置方式,FPGA的单次配置时间减少了74.1%;为了满足量产测试对于测试时间的要求,进一步提出V93000的4X配置方式与FPGA的位流压缩相结合的方法,FPGA的单次配置时间由1.047s减少到47.834ms,测试时间压缩了95.5%.该方法有效减少了FPGA单次测试时间,提高了在系统配置速度.     

低功耗高速时钟数据恢复电路

为了降低高速串行接口的时钟数据恢复(CDR)电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法。新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗。该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率。该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中。整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83p J/bit,误码率低于10E-12。     

三维石墨烯/碳纳米管复合材料及其超级电容器应用

以化学气相沉积法,利用硅藻土作为天然催化剂,制备出三维石墨烯/碳纳米管复合材料,通过扫描电子显微镜(SEM)、透射电子显微镜(TEM)和比表面及孔径分析(BET)等方法对材料的形貌和孔径分布进行表征。研究了复合材料在1 mol/L H_2SO_4电解液中的超级电容器电化学性能。循环伏安测试结果表明,在扫描速率为2m V/s时,三维石墨烯/碳纳米管复合电极在1 mol/L H_2SO_4电解液中的比电容达到110 F/g。50 m V/s扫描速率下,复合电极稳定循环10000次容量保持稳定。     

5 Gb/s单片集成光接收机前端模拟仿真及研制

基于0．5μm GaAs PHEMT标准工艺研制了850nm单片集成光接收机前端,集成方式为PIN光探测器和跨阻放大器。论文依据已发表的文献数据为基础并借助SILVACO公司的模拟软件建立探测器模型,实验结果表明,模型和实测结果对比有较好的一致性。光接收机最高工作速率5Gb／s,其中,探测器光敏面直径50μm,电容0．51pF,暗电流小于30nA。跨阻放大器-3dB带宽接近10GHz,跨阻增益约43dBΩ,最小等效输入噪声电流密度约为17．6pA／Hz^1/2。