基于关键路径延时检测的自适应电压缩减技术

为了减小传统的最差情况设计方法引入的电压裕量,提出了一种变化可知的自适应电压缩减(AVS)技术,通过调整电源电压来降低电路功耗.自适应电压缩减技术基于检测关键路径的延时变化,基于此设计了一款预错误原位延时检测电路,可以检测关键路径延时并输出预错误信号,进而控制单元可根据反馈回的预错误信号的个数调整系统电压.本芯片采用SMIC180 nm工艺设计验证,仿真分析表明,采用自适应电压缩减技术后,4个目标验证电路分别节省功耗12.4％,11.3％,10.4％和11.6％.     

基于锁相环实现信号相频突变的跟踪

锁相环是一种相位误差自动控制系统,在通信领域有着广泛的应用。通过设计锁相环路,实现对输入信号的频率和相位突变时的跟踪。首先介绍锁相环路的基本原理,然后对一阶和二阶锁相环的动态跟踪特性进行分析,最后采用仿真软件Multisim 13.0设计仿真电路,针对一阶、二阶PLL的输入信号频率和相位突变时的情况进行仿真研究,实际仿真结果与理论分析相吻合。仿真结果表明,设计的锁相环路实现了对输入信号频率和相位突变后的跟踪。     

2.4GHz动态CMOS分频器的设计

对现阶段的主流高速CMOS分频器进行分析和比较,在此基础上设计一种采用TSPC(truesingle phase clock)和E-TSPC(extended TSPC)技术的前置双模分频器电路.该分频器大大提高了工作频率,采用0.6μm CMOS工艺参数进行仿真的结果表明,在5V电源电压下,最高频率达到3GHz,功耗仅为8mW.     

投影仪专用延时断电插座的制作

当前投影仪多数集中在校园和企事业单位,相信其不久将会走进更多的家庭当中,随着使用者增多,一些不规范的操作大大减少了投影仪的使用寿命,尤其是投影仪灯泡的使用寿命。造成投影仪灯泡毁坏率较高的主要原因就是用遥控器关机后便直接将电源关掉,使得投影仪内的风扇因断电而停转     

用于网同步的数字处理智能锁相环

把大规模集成电路和计算机结合,构成数字处理智能锁相环(DP-PLL)。DP-PLL依靠存贮程序控制获得较好的同步性能,可以抑制很低频率的相位抖动及具有一定抗输入信号扰动的能力,是实现网同步的理想部件。本文主要论述DP-PLL系统的结构、设计方法和实验结果。     

一种简单的Turbo码迭代译码判据

针对Turbo码系统译码复杂度大、系统延时较大的缺点,我们主要分析了系统延时的原因和现有的迭代判据,并用符号变化比作为迭代提前结束的判据,实现了降低译码复杂度和译码延时的目的.通过仿真比较了它与其它判据的优缺点.     

无线收、发信机的设计

主要讲述移动通信中收、发信机的工作原理、基本结构和组成.在给出收、发信机原理框图的同时,着重分析了锁相环路的设计.     

行波管放大器相位噪声的分析及其抑制

主要分析规则调相信号对行波管放大器频谱纯度的影响,并且根据行波管放大器相位噪声产生的过程和原因,提出两种抑制相位噪声的方法.