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碳/碳复合材料CVI工艺中热解碳形成机理的研究 总被引:1,自引:1,他引:0
对碳碳复合材料CVI或(CVD)工艺中热碳组织的类型,沉积机理等研究情况进行了简要的综述,并对其进一步研究提出了相应观点。 相似文献
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橡胶卷材挤出连续硫化生产线的结构特色与工作原理 总被引:1,自引:0,他引:1
介绍了橡胶防水防腐卷材挤出连续硫化生产线的结构、特点和工作原理;指出在目前国内同类设备中,该生产设备具有先进性,并可替代引进设备。 相似文献
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淤泥质土状亚粘土的一些特征 总被引:1,自引:0,他引:1
珠江三角洲软土地区存在一种灰色亚粘土,其工程性能与淤泥、淤泥质土相似,但两者的物理力学性质却有明显的不同,这是一种在规范土名定义上处于过渡或边缘状态的粘性土,不是严格定义上的淤泥质土,也不是正常沉积的一般粘性土,土的强度和工程性质与淤泥质土类似,应该近沿海地区淤泥和淤泥质土对待,不应看成一般粘性土。 相似文献
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This paper introduces a new concept of testability called consecutive testability and proposes a design-for-testability method for making a given SoC consecutively testable based on integer linear programming problem. For a consecutively testable SoC, testing can be performed as follows. Test patterns of a core are propagated to the core inputs from test pattern sources (implemented either off-chip or on-chip) consecutively at the speed of system clock. Similarly the test responses are propagated to test response sinks (implemented either off-chip or on-chip) from the core outputs consecutively at the speed of system clock. The propagation of test patterns and responses is achieved by using interconnects and consecutive transparency properties of surrounding cores. All interconnects can be tested in a similar fashion. Therefore, it is possible to test not only logic faults but also timing faults that require consecutive application of test patterns at the speed of system clock since the consecutively testable SoC can achieve consecutive application of any test sequence at the speed of system clock. 相似文献
97.
CAS-BUS: A Test Access Mechanism and a Toolbox Environment for Core-Based System Chip Testing 总被引:2,自引:0,他引:2
As System on a Chip (SoC) testing faces new challenges, some new test architectures must be developed. This paper describes a Test Access Mechanism (TAM) named CAS-BUS that solves some of the new problems the test industry has to deal with. This TAM is scalable, flexible and dynamically reconfigurable. The CAS-BUS architecture is compatible with the IEEE P1500 standard proposal in its current state of development, and is controlled by Boundary Scan features.This basic CAS-BUS architecture has been extended with two independent variants. The first extension has been designed in order to manage SoC made up with both wrapped cores and non wrapped cores with Boundray Scan features. The second deals with a test pin expansion method in order to solve the I/O bandwidth problem. The proposed solution is based on a new compression/decompression mechanism which provides significant results in case of non correlated test patterns processing. This solution avoids TAM performance degradation.These test architectures are based on the CAS-BUS TAM and allow trade-offs to optimize both test time and area overhead. A tool-box environment is provided, in order to automatically generate the needed component to build the chosen SoC test architecture. 相似文献
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