深亚微米物理设计的挑战与方法

随着集成电路加工工艺技术向0．18微米或更小尺寸的继续发展，设计高性能的SOC芯片面对越来越大的挑战。几何尺寸越来越小，时钟频率越来越高，电压越来越低，上市时间越来越紧迫，因此设计复杂性迅速增加，互连线和信号完整性问题已成为影响设计成功的主要因素。现有的设计方法遇到了许多新的挑战。为了应对这些挑战，人们展开了深入的研究，提出了许多方法。本文将分析物理设计的挑战，回顾物理设计的方法，比较它们的优缺点，指出它们的适用范围，最后展望深亚微米物理设计的发展方向。     

CMOS缓冲器的时延估算模型

随着集成电路生产工艺的进展，互连线在集成电路设计中的影响越来越大。为了减小互连线的影响，通常在芯片互连中插入缓冲器，但这样做会增加时延。因此，为了精确地对系统进行时延估计，必须对缓冲器的时延进行估算。基于Sakurai的器件模型，提出了一种新的缓冲器时延估算模型。     

国半和ARM公布有关PowerWise^TM Interface开放式接口技术标准

美国国家半导体公司与ARM公司2003年10月9日宣布,携手推出一种称为PowerWiseTM Interface的接口技术。两家公司更会进一步合作,推动业界采用这个开放式的接口,作为系统电源管理的标准接口。PowerWise接口技术为数字处理器及电源管理集成电路的连线互通提供一个开放式的业内标准,使便携式电子设备可以迅速采用先进的电源管理解决方案。     

基于光子带隙(PBG)结构的小型K波段谐振式带通滤波器

提出了一种新的基于光子带隙结构的K波段谐振式带通滤波器，给出了近似设计公式，并在半导体衬底上，采用微电子的工艺实现了这种结构。这种滤波器设计方法简单，体积小，整个长度接近谐振频率上的导波波长，加工方便，便于与其他电路集成，带内损耗小，阻带范围宽，带外抑制高。另外，本文的理论分析和实验结果均基于半导体衬底，可以直接应用于微波集成电路中。理论模拟与实际测量值基本吻合。     

微波集成电路（MIC）中Au／NiCr／Ta多层金属膜粗糙化机理的AFM研究

Au/NiCr／Ta多层金属膜通过磁控溅射沉积在Si(111)基片上。XRD分析其晶体取向，SEM观察薄膜断面形貌，AFM研究薄膜表面粗糙度。结果表明薄膜表面粗糙度与沉积温度有关，随着沉积温度100℃→250℃的改变，薄膜表面发生从粗糙→光滑→粗糙的变化过程。根据不同的沉积温度探讨了薄膜表面粗糙化机理。     

全流程低功耗设计技术的应用

随着便携式电子设备的日益使用,要求集成电路IC及SoC的功耗越来越低。在今后日益复杂的设计中,实现一个可靠的电源网络以减小功耗变成了主要的挑战。对于使用者来说,期待每一代新产品都具有新型功能,同时也希望产品的体积小并具有较长的工作时间。解决这个难题的方法之一就是采用新型的IC设计技术,以提供小而且高效的晶体管。在整个设计流程中,为了使器件的性能和可靠性最优,电源方面的限制非常关键。例如在逻辑门应用中,由于开关从一种状态转换到另一种状态从而引起动态功耗。在开关的转换过程中,和晶体管门极相连的所有内部电容将会被…     

KGD芯片在集成电路产品中的重要作用

当前我国的许多半导体器件厂，为了降低成本又确保产品的性能和可靠性，常常采用引进管芯，然后进行后工序的封装和老化筛选的办法来生产。特别是对于那些国内目前尚不能生产的电路，以及各种混合集成电路的生产，这种办法更为普遍。但是，以往我们所引进的管芯大部分都是所谓的“裸芯片”，它是生产厂在25℃下只经直流探测的管芯，而不作任何的专门测试，国外称之为“探测的管芯”PD（Probed Die）。还有一种称为KTD（Known Tested Die）的管芯，它与封装好的管芯（PKG）一样做了全部功能的测试，但性能并不保证。所以，由于PD管芯在…