雷尼镍对脂肪胺生产的影响

分析雷尼镍的性能及各项表观指标对脂肪胺生产的影响。     

配电线路的零序电流和故障选线新方法

为进一步研究配电线路单相接地后的故障选线问题,分析了配电线路的零序电流,即配网中某线路发生单相接地时,故障线路本身的零序电容电流分别从故障点向线段的首端电源侧和末端流出,端部电流为零,沿线电流按照斜线的规律分布;非故障线路的零序电流从各自的首端流向末端,末端电流为零,沿线亦按斜线的规律分布。全部非故障线路的零序电流叠加到故障点到首端的线段中,故首端的零序电流比每条非故障线路的为大,据此可检出故障线路。但当线路很长或接地电阻较大时,上述零序电流间差别不大,难以进行故障选线。为此,提出了一种新方法,即利用母线上的一部分无功补偿电容,或在母线上投入一定容量的三相星形电容器组,在判定永久性单相接地时将其星形中性点临时接地,相当于投入非故障的长线路,以使故障线路首端的零序电流显著增大而被检出。对于谐振接地电网,可将电容器临时接在电网中性点上,并在其投入或在上述星形中性点接地的同时切除消弧线圈,以免削弱故障线路首端的零序电容电流。     

一种高效宽带数字下变频器的设计与实现

针对雷达系统小型化和低功耗的应用需求,提出一种宽带雷达数字接收机中数字下变频器的设计方法.通过采用系统采样频率等于输入信号中心频率4倍的采样技术,结合混频器的特殊实现结构以及半带FIR滤波器抽头系数的特点,经过详细的理论推导后,给出该方法具体的硬件实现结构,能够显著降低数字下变频信号处理的复杂程度,有效减少对硬件逻辑资源,尤其是硬件乘法器的消耗.该方法在FPGA中实现时,与使用传统方法设计的数字下变频器相比,硬件逻辑资源消耗减少83.65%,功耗降低约110 mW.最后,设计实例结果验证了设计方法的正确性以及很好的工程实用性.     

多并联支路型可控电抗器的支撑导通法

鉴于双向晶闸管串接控制的可控电抗器采用多并联电感支路方式可抑制谐波电流而毋需安设滤波装置,研究了两种新的触发动作系列,其一为简单支撑导通法,适用于各支路并联电感相等的电抗器,此时所需均匀调节的只是第一电感支路,其它各支路只起第一支路电流的转移支撑作用,从而可显著简化触发系统;其二为复式支撑导通法,此时各支路的电感值依次递减,而后面各级在支撑前一级的传导电流后逐步调节到全导通状态,此法可进一步抑制谐波电流或减少并联支路数。     

高速接地开关抑制超、特高压输电线路潜供电流的研究

为提高单相重合的成功率,进行了在不设并联电抗器的超、特高压短线路中借高速接地开关的分流和疏导功能来抑制潜供电流的研究。单相开断和线路两侧高速接地开关的闭合,形成后者与故障电弧通道对避雷线的3点并联接地方式,潜供电流的静电感应分量将因分流而被抑制。由于全线架设避雷线,闪络后的接地电阻实际上等于所有杆塔包括两侧变电所地网在内的全部接地电阻的并联值,它因很小而不起限流作用。分析表明,弧道电阻的限流作用亦可不计,但可显著增强接地开关的分流功能;在弧道电阻为零的最不利情况下,3点分流亦可将静电感应电流抑至低于原来的1/3,而且两侧高速接地开关的接地与线路漏抗形成平衡的电桥通道,使从线路终端返回的3倍零序电流被从桥臂导通,通过检流计支路即故障点的电磁感应电流就被抑制。最后,列出了接地开关电流的计算公式,同时指出,不容许只在线路一侧设置接地开关,因为电磁感应电流将会显著增大而使熄弧成为不可能。     

基于CORDIC算法的坐标转换电路的FPGA实现

坐标转化在雷达信号处理中应用得非常广泛,随着对实时性要求的不断提高,传统的方法已经不能满足要求。在介绍CORDIC(Coordinate Rotation Digital Computer)算法的基础上提出了一种基于该算法的能够同时进行两路数据的坐标转换的FPGA实现方案。该方法以全流水线结构实现,转换速率快,精度高,能够满足现代雷达信号处理中对实时性的要求,并在实际系统中得到了应用。     

多模式CORDIC算法结构改进与实现

本文对计算反正余弦函数的CORDIC算法的迭代结构进行了改进,并在此基础上完成多模式CORDIC算法的实现.通过重新设定初始旋转向量避免了前两级迭代,通过修改向量旋转方向的判决条件对原算法的误差进行了校正,在增加了很少资源的情况下将正余弦运算和反正余弦运算统一到同样的迭代结构中并予以实现.实现结果表明改进后的算法反正余弦运算结果有更高的运算精度,在两种运算函数都需要的应用中能够有效减少的硬件资源占用.     

一种具有TSC功能的TMR系统表决器设计方法

本文给出了一种具有完全臬校验功能的三模冗余系统表决器的设计方法。与以往有关ＴＭＲ自温度方面的研究相比，此电路是完全自校验的，它直接将表决器做成完全自校验的，不用在系统外另加冗余四阶累积量适于ＶＬＳＩ实现，此设计思想很容易扩展成Ｎ模冗余系统完全自校验表决器的设计。     

用于跳变故障测试的确定性逻辑内建自测试方法

BIST由于支持全速测试而成为延迟故障测试中引人关注的技术.确定性逻辑BIST(DLBIST)已成功应用于固定故障的测试中.由于DF的随机可测试性低于固定故障,故需要对DLBIST方法进行修改.DF测试需要测试向量对,因而与SAF相比,需要更多的映射与逻辑开销.本文针对广泛应用的所谓跳变故障模型,提出了用于跳变故障测试的DLBIST扩展方法,使用FJ产生向量对.实验结果表明,使用本文方法可以获得较高的故障测试效率.     

一种改进的CMOS无稳态多谐振荡器

设计了一种新颖的CMOS无稳态多谐振荡器,克服了传统设计中时钟占空比依赖于工艺参数的缺陷.改进的设计不仅能产生占空比为50%的时钟信号,而且能有效地预防电路闩锁.所有的改进几乎不增加电路的动态功耗,因此新设计有广泛的工程应用前景.