基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

基于FPGA的视频监控系统

提出了基于FPGA的视频监控系统整体实现方案。首先介绍了在FPGA中设计I2C总线配置模块对视频处理芯片进行合理的配置,然后简单介绍了视频信号的处理过程。经过处理后的视频信号通过乒乓机制存储到SDRAM缓存,最后按照VGA的时序送到显示器正常显示。本设计采用Ver—ilogHDL语言编写程序,并用Modelsim软件进行仿真,采用ISE下载到Virtex-Ⅱ XC2VP30 FFG896开发板实现了视频监控功能。     

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。     

IEEE 1394b VersaPHY的IP核设计与实现

文章提出了VersaPHY的IP核的实现方案;根据VersaPHY协议,分析了VersaPHY的标签、数据包和寄存器,完成了VersaPHY的IP核设计;在Altera QuartusⅡ开发平台上,结合Verilog HDL语言和其自带的IP CORE实现了VP-Label寻址的数据包(读请求包、读响应包、写请求包、写响应包)的接收和发送;最后借助于QuartusⅡ集成开发环境提供的SignalTapⅡ逻辑分析仪进行验证,结果表明,该系统可以实现不同速度(100Mb/s、200Mb/s、400Mb/s、800Mb/s)的VersaPHY的数据包的传输,工作稳定可靠,满足实际应用需求。     

基于FPGA的有色Petri网仿真系统设计

为了实现大规模有色Petri网模型的性能测试,设计了基于FPGA的高速仿真系统。该系统实现了库所、变迁模块到硬件结构的映射,采用C语言实现了有色Petri网的硬件自动生成工具。通过分析有色Petri网的特征,该工具生成对应的Verilog代码和基于Quartus的自动脚本。以通信中"包传输"的模型为例,在FPGA中对生成的代码进行测试,验证了设计的正确性。     

基于PCF8563的数字钟FPGA设计与实现

针对基于时钟芯片的数字钟系统进行了研究,采用FPGA作为主控芯片通过I_²C总线实现对实时时钟芯片PCF8563的读写控制,实现了时钟/日历切换显示,对时钟/日历手动调校。在调校状态下,实现了数据移位时数码管闪烁指示功能。给出了系统设计以及FPGA各模块详细设计,通过SignalTap逻辑分析仪,验证了系统功能实现的技术可行性,并在开发板上完成调试,对FPGA开发人员有一定的借鉴意义。     

脉冲激光测距中基于多层嵌套状态机的控制系统

设计了基于FPGA与TDC-GP21的高精度、高重频的激光飞行时间测量系统。采用多层嵌套状态机作为控制系统,构建SPI通信接口实现对TDC-GP21的配置、控制以及读取测量结果。使用TimeQuest时序分析工具对系统进行时序约束分析。实验结果表明,系统重复测量频率达40KHz,测量精度达±100ps,可以在高频条件下稳定工作。     

EDA设计技术与方法(Ⅰ)──EDA方法及其进展

ＥＤＡ是现代电子学的标志。本研究对 ＥＤＡ设计方法及其发展进行了综述。     

自控网系统的仿真分析与硬件实现的研究

自控网系统是Petri网的一个子类,与P/T系统相比,有更强的描述能力和更复杂的性质。由于它的非线性关系,无法直接套用其它网系统的分析技术,影响了对它的研究。文章提出了用硬件描述语言对自控网系统进行描述,通过EDA工具进行仿真分析,揭示系统的性质。文章针对计算Fibonacci数列的自控网系统模型,详细介绍了这一方法,给出了ABEL语言源代码和仿真波形,源代码经编译、优化、适配并下载到在系统可编程逻辑器件中,得到了计算Fibonacci数列的专用芯片,这为自控网系统的分析和应用研究开辟了新的途径。