面向传输延时的片上网络缓冲区分配算法

针对优化片上网络数据包传输延时的问题,提出了一种在缓冲资源限制条件下的缓冲区分配算法.该算法在建立二维网格结构的片上网络通信模型的基础上,依据各节点之间的通信流量,估算出节点中各输入通道的负载大小,再根据其负载情况采用模拟退火算法实现缓冲区资源的分配.实验结果表明,该算法可以更加合理地分配缓冲区资源,有效降低数据的传输延时.在均匀通信流量下,可降低传输延时11.3%～56.4%;在单热点通信流量和双热点通信流量下,可分别降低传输延时13.2%～76.9%和13.7%～79.1%.     

基于GA-MMAS算法的片上网络低能耗映射

针对片上网络的低能耗IP映射问题,提出了一种基于该混合算法的映射算法———GA-MMAS算法.该算法首先利用优先映射通讯量大的核的方法代替启发因子来确定启发信息,以改善最大最小蚁群算法（MMAS）的最优解,然后将MMAS与GA结合,利用GA的快速性得到MMAS初始信息素,来弥补MMAS的前期信息素匮乏的缺点,提高了最优解的精确性,从而得到通信能耗更低的映射结果.实验表明,该映射算法与初始映射相比,能耗可以节省36%～60%,与已有的GA,AS和MMAS相比分别能节省3%～25%,10%～30%和3%～30%的能耗.     

基于网络监控器的专用片上网络动态容错路由

针对专用片上网络（Network on Chip,NoC）全局通信事务管理和可靠性设计问题,提出片上网络监控器的概念,用于获取全局网络实时状态信息及执行路径分配算法,基于此提出一种动态路由机制DyRS-NM.该机制能检测和定位NoC中的拥塞和故障链路,并能区分瞬时和永久性链路故障,采用重传方式避免瞬时故障,通过重新路由计算绕开拥塞和永久性故障.设计实现了RTL级网络监控器和与之通信的容错路由器模块,并将MPEG4解码器应用映射至基于网络监控器的4×4Mesh结构NoC体系结构中,验证了系统性能以及面积功耗开销.相比静态XY路由和容错动态路由FADR,DyRS-NM机制在可接受的开销代价下获得了更优的性能.     

可编程逻辑控制器通用开发平台的设计与实现

介绍可编程逻辑控制器（PLC）通用开发平台的设计与实现方法.该平台遵循IEC61131-3标准,基于Windows用VC＋＋设计,用于实现PLC控制系统硬件配置、PLC控制程序设计、梯形图与指令表程序间的相互转换、程序调试、仿真运行、网络通信与实时监测等,是设计实现PLC控制系统必备的通用集成环境与实时监测受控现场状况的工具.本文重点研究了PLC控制系统的组态与控制程序可执行代码的实现方法,提出了基于图和二叉树的梯形图与指令表程序的转换算法.研究表明,该平台对控制系统的组态设计、PLC控制程序编制及控制流程的通用转换算法等特点,特别适用于逻辑关系复杂的自动化监控系统的设计与开发.     

基于多种技术的Word设计文档自动生成平台

阐述Word设计文档自动生成平台的框架结构,提出了结合VBA、ADO和ASP等技术的设计思路,并详细介绍了文档自动生成平台软件的具体实现,包括建立文档模板数据库、设计文档模板定制工具和用于设计文档自动生成的B/S模式应用程序。该平台成功应用于卫星热控系统的文档设计,极大地提高了设计工作的时效性和规范性。     

面向测试优化的片上网络映射算法

针对复杂片上系统(SoC)芯片的片上网络(NoC）映射方案未考虑测试需求的问题,提出了一种面向测试优化的NoC映射算法,兼顾了可测性的提升和映射开销的最小化。该映射方案首先依据特定的测试结构,使用划分算法进行片上系统所有IP核的测试分组,其优化目标为测试时间最短;之后,再基于分组内IP核之间的通信量,应用遗传算法实现NoC映射,其优化目标是在测试优化的基础上实现映射开销最小。通过多个ITC'02测试基准电路进行的实验结果表明:应用该方案后,测试时间平均减少12.67%;与随机任务映射相比,映射代价平均减少24.5%。     

通用高精度时钟同步单元的设计方案

根据对时钟同步装置守时误差的分析,提出了一种通过降低测量误差进一步提高守时精度的同步时钟装置设计方案。该方案利用时钟内插方法降低全球定位系统(GPS)秒脉冲周期测量误差,对秒脉冲均值进行余数补偿消除均值计算中的引入误差,从而提高同步时钟装置的守时精度。根据所提方案设计了基于AMBA APB总线的通用高精度同步时钟知识产权(IP)核,并利用ARM Cortex-M0内核在现场可编程门阵列(FPGA)中构建了具有高精度同步时钟IP的片上系统(SoC)进行测试验证。测试结果表明,基于所提方案设计的通用高精度同步时钟IP核所生成的同步时钟精度在20 ns以内,守时误差在每小时300 ns以内。     

片上网络路由单元的系统级建模研究

片上网络(Network on Chip,NoC)仿真平台的搭建及路由单元的物理级实现先要有系统级的路由单元模型.提出了二维网格拓扑结构下的NoC路由单元模型,裁剪了OSI的7层协议模型作为路由单元的通信协议,在SystemC平台下实现了建模.模型采用了改进的XY维序路由算法、虫孔交换和轮询仲裁的方法,完成数据包的路由和微片的转发,在具体结构上采用全连接开关网络作为交换开关,并在模型的每个输入端设置了四条虚拟通道提升路由单元的性能.     

基于深度强化学习的雷达智能抗干扰决策FPGA加速器设计

针对高动态环境下的雷达连续智能抗干扰决策和高实时性需求问题,本文构建了一种适用于雷达智能抗干扰决策的深度Q网络（Deep Q network,DQN）模型,并在此基础上提出了一种基于现场可编程门阵列（Field programmable gate array,FPGA）的硬件决策加速架构。在该架构中,本文设计了一种雷达智能决策环境交互片上访问方式,通过片上环境量化存储和状态迭代计算简化了DQN智能体连续决策时的迭代过程,在实现智能体深度神经网络的并行计算与流水控制加速的同时,进一步提升了决策实时性。仿真和实验结果表明,在保证决策正确率的前提下,所设计的智能抗干扰决策加速器相比已有的基于CPU平台的决策系统,在单次决策中实现了约46倍的速度提升,在连续决策中实现了约84倍的速度提升。