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1.
基于SoC规范的存储器内建自测试设计与对比分析   总被引:4,自引:1,他引:3  
集成电路深亚微米工艺技术和设计技术的迅速发展使得SoC存储器的测试问题日益成为制约其技术发展的“瓶颈”。为解决SoC中存储器走线和多IP核测试等问题,本文从嵌入式核测试标准IEEE P1500出发,采用了基于该规范的专用硬件方式内建自测试的设计及实现方法,并通过与传统的存储器内建自测试结构进行比较和分析,证明了基于该规范的内建自测试方案可以在满足功耗约束下减少走线,实现多IP核测试。  相似文献
2.
组合电路可测试性技术的研究   总被引:3,自引:2,他引:1  
随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(system on a chip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计.文中详细分析了组合电路内建自测试的实现原理,通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX plusⅡ进行了实现.  相似文献
3.
基于微程序设计的内建自测试技术研究   总被引:2,自引:0,他引:2  
介绍了一种基于微程序构建的控制系统内建自测试体系,设计中运用了3种不同类型的微指令,将性线移位寄存器作为响应分析器,用于电路响应信号压缩;对自测试体系在测试诊断过程中各微程序执行的工作流程和诊断原理进行详细分析。基于微程序设计的控制系统诊断体系具有较高的故障诊断和检测效果,可精确定位系统中板级电路故障。  相似文献
4.
层次型结构片上网络测试方法研究   总被引:2,自引:0,他引:2  
使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。  相似文献
5.
片上三角波信号发生器实现方法   总被引:1,自引:0,他引:1  
针对混合信号电路内建自测试(BIST)结构中信号发生器的设计问题,本文提出了一种基于码密度直方图法测量模-数转换器性能的片上模拟三角波信号发生器的实现方法。该信号发生器由两个恒流源、电容和反馈控制电路组成,其中恒流源采用自偏压的Widlar电流源实现。实验结果表明,该信号发生器所生成的三角波信号不仅斜波部分具有良好的性线,而且其频率和幅值均可调。另外,该信号发生器结构精简,硬件开销小,易于片上集成。  相似文献
6.
介绍了基于线性直方图法测量模-数转换器性能的片上模拟锯齿波发生器的实现方法.锯齿波的稳定幅度是通过校准电路来实现的.通过校准,锯齿波的幅值变化量可控制在很小范围内.应用不同的实际电路可得到相似的校准结果.  相似文献
7.
介绍了模数转换器的内建自测试结构、工作原理和用途。  相似文献
8.
从介绍扫描环的概念入手,详细叙述了一个基于扫描环的通用智能化测试系统的软硬件结构及其实现方法.  相似文献
9.
提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。  相似文献
10.
随着集成电路工艺和规模的飞速发展,使得VLSI测试变得日益困难,因此测试技术成为VLSI领域的一个重要研究课题。在分析VLSI测试的瓶颈问题基础上,介绍了几种电路分块算法,分析了分块算法对于VLSI测试的必要性。利用分块算法将原始电路划分为若干子块有利于采用不同BIST结构对子块进行测试,使得一定时间内电路翻转次数降低,而功耗也随之降低;通过比较并行BIST和扫描BIST的实验结果,发现并行BIST获得的系统故障覆盖率高于扫描BIST。  相似文献
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