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1.
支持内嵌IP芯核测试的片上网络路由器技术研究   总被引:2,自引:0,他引:2  
微系统芯片测试中一个主要问题是对内嵌IP芯核的测试存取。对于基于片上网络的微系统芯片,可复用片上网络测试内嵌IP芯核,提出了支持内嵌IP芯核测试的片上网络路由器结构,分析讨论了测试模式下的无拥塞路由算法,片上网络路由器分析模型以及在片上网络平台上的测试存取链配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络,建立了片上网络测试平台,可用于分析被测芯核的测试时间和路由/交换算法。最后,使用测试基准电路集ITC’02中的微系统芯片基准电路d695进行了实验验证。  相似文献
2.
层次型结构片上网络测试方法研究   总被引:2,自引:0,他引:2  
使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。  相似文献
3.
三维片上网络TSV复用容错策略   总被引:1,自引:0,他引:1  
三维片上网络结合了垂直互连技术所带来的优势和片上网络所具有的可扩展性的优点,大大提高了系统的性能,降低了功耗.但目前的制造工艺使得用于垂直互连的硅通孔(TSV)的产品良率仍然较低,严重影响三维片上网络系统通信的可靠性.以往处理TSV硬故障一般是通过添加一定数目的冗余链路来达到容错的目的,但这种方法会带来较大的面积和功耗的开销,并且只能处理数量有限的TSV故障.不添加冗余链路,通过对故障链路中功能良好TSV的复用,将数据微片多次传输,达到容TSV硬故障的目的.通过添加ECC编码解码模块来达到容瞬时故障的目的.实验分析表明,该设计方案在保证系统可靠性的基础上还具有较高的吞吐量与较低的延时.  相似文献
4.
面向NoC多核芯片组的任务映射算法   总被引:1,自引:0,他引:1  
片上网络(Network On Chip,NoC)是一种高效的片上互连技术。由于NoC的数据通讯具有并发、分离的特性,因此可以方便的在板级集成多块NoC多核芯片协同工作,构成NoC多核芯片组,快速提供更强大的处理能力。板级通讯的数据链路带宽远小于芯片内的带宽,因此必须尽力减小芯片间的数据通讯量。针对这一问题,提出一种面向NoC多核芯片组的任务映射算法。实验表明,该算法可以使芯片间的数据通讯量比初始映射降低24%,能显著提高系统性能。  相似文献
5.
8核NoC原型芯片设计与应用性能评估   总被引:1,自引:0,他引:1  
片上网络(Network On Chip,NoC)是最具潜力的下一代片上互连技术。但NoC架构的引入也带来了芯片设计复杂度的大幅提高,从而使得传统仿真方式会消耗过多的时间。提出了一种有效的基于FPGA器件的多核系统原型设计与性能评估方法。实现了一款集成了8个处理核的NoC架构下的多处理核系统原型,并通过两种实际应用对系统性能进行评估和探索。实验结果表明,该原型在矩阵乘法应用和JPEG图片解码应用中加速比最高分别可达到7.53和2.75。而相对于层次化总线架构,NoC架构的通信性能可提高5%~40%。  相似文献
6.
片上网络互联的划分测试   总被引:1,自引:1,他引:0  
在伪穷举测试的基础上,提出了一种片上网络互联的划分测试。将片上的资源(主要是路由器和通道)按一定的方法划分为4个区,然后采用伪穷举测试的方法分别对每个分区进行测试。实验证明,随着芯片规模的增大,本方法比伪穷举测试减少了测试时间和测试包数,降低了测试功耗,缩小了片上报错的范围。另外,本文还在划分测试的基础上提出了一种错误定位的方法,可以将出错的路由器或通道定位到出错分区的具体位置。  相似文献
7.
设计了一种具有容错能力的可重构阵列,它以2D-Mesh型片上网络( Network-on-Chip,NoC)路由器作为互连单元,以精简指令集的处理器为计算单元,这种结构适用于数字信号处理等应用领域。对于阵列互连结构中的瞬态故障,采用三模冗余、扩展海明码和检错重传的方法对其进行容错,使用连线内建自测试(build-in self-test)与自修复及自适应路由的方法对互连结构中的永久故障进行容错。对于计算单元失效的情况,模仿生物体胚胎细胞的分化机制,通过调整相关配置信息实现计算任务的重新分配,从而实现容错。将一个19阶的音频FIR带通滤波器映射到3×3的容错可重构阵列上,分别对其运算和容错能力进行了验证,结果表明系统可以实现预期的运算功能,且具有较强的容错能力。  相似文献
8.
针对TSV数量限制下的3D No C测试,如何在功耗约束条件下充分利用有限的TSV资源快速地完成3D No C测试,这属于NP难问题,采用基于云模型的进化算法对有限的TSV资源进行位置寻优,以及对通信资源进行分配研究,在满足功耗约束以及路径不冲突条件下调度测试数据,以实现芯核的最大化并行测试,减少测试时间。以ITC’02测试标准电路作为实验对象,实验结果表明,本文方法可以有效地进行TSV的位置寻优以及资源的合理分配,从而提高TSV利用率,减少测试时间。  相似文献
9.
三维片上网络中路由器发生故障及拥塞等可靠性问题,会影响整个网络性能。因此针对路由器输入缓存的故障和拥塞问题,提出一种柔性(flexible)可配置的高可靠路由器架构。每条输入链路和2个相邻的输入缓存相连。通过建模,根据具体的故障和拥塞情况,选择合适的输入缓存路径,实现部分缓存的共享。不仅能达到路由器故障的容错目的,还能在网络重负载的情况下有效的解决网络拥塞问题。实验结果表明,方案相较于传统路由器方案,在一般传输模式和0.5 filts/node/cycle的注入率下,无故障时平均时延下降了81.89%,2个数据分配器故障时平均时延下降了87.38%。在网络出现故障和拥塞时,方案具有明显的优势,很好的保证了整个网络的高可靠性以及低时延。  相似文献
10.
片上网络(NoC)系统级建模不仅可以提供高效的仿真环境,还可用于NoC设计空间探索研究。仿真速度是影响NoC性能的关键因素之一。设计了一种支持包-电路交换的NoC系统级模型并对其进行了优化。通过对仿真中的资源(模块数、线程数和信号数)进行定量分析,我们提出了一种弱化路由结点层次结构、进程归并和交叉开关虚拟化的优化方法。实验结果表明,优化后的仿真时间比原先最多减少了60.7%,平均减少了48.93%。  相似文献
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