排序方式: 共有72条查询结果,搜索用时 15 毫秒
1.
文章介绍了EEPROM电路的规格及其中最重要的两个模块设计,即单元结构的设计、电荷泵电路的设计;列出了单元结构电路的编程电压;分析了振荡器及高压产生电路的整体结构,具体介绍了电荷泵主体结构、四相时钟产生电路以及高压稳压等子模块的功能特点;对高压产生电路进行了整体仿真,并给出了仿真结果.基于上述结构,为EEPROM电路的设计提供一些设计参考. 相似文献
3.
采用逐次逼近方式设计了一个12位的超低功耗模数转换电路。为减小整个ADC的芯片面积、功耗和误差,提高有效位数,对整个ADC的采样保持电路结构进行了精确的设计,重点考虑了其中的高精度比较器电路结构;对以上两个模块的版图设计进行了精细的布局。采用0.18μmCMOS工艺,该ADC的信噪比(SNR)为72dB,有效位数(ENOB)为11.7位,该ADC的芯片面积只有0.36mm2,典型的功耗仅为40μW,微分非线性误差DNL小到0.6LSB、积分非线性误差INL只有0.63LSB。整个ADC性能达到设计要求。 相似文献
4.
采用7级子ADC流水线结构设计了一个8位80MS/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第一级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第一级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为53dB,有效位数(ENOB)为7.98位,该ADC的芯片面积只有0.56mm2,典型的功耗电流仅为22mA。整个ADC性能达到设计要求。 相似文献
5.
分析了电流舵DAC中传统差分开关的缺点,采用了一种优化的四相开关结构。采用MOS电流模逻辑进行开关编码信号的限幅,以削弱电荷馈通效应。在此基础上,采用时钟交叉点配置电路,实现对DAC开关交叉点的精确控制。基于动态元件匹配译码技术,实现对电流源单元的随机调用。对该16位DAC进行了仿真和整体版图设计,其核心部分的芯片面积仅为2.2 mm2。采用0.18 μm CMOS工艺,对该DAC的性能参数进行了测试。测试结果表明,在1 GHz采样率和100 MHz输入信号频率的条件下,该DAC的无杂散动态范围约为67 dB,3阶互调失真IMD3约为76 dB,整体动态性能较好。 相似文献
6.
7.
针对脉冲频率调制(PFM)开关电源(SMPS)集成电路,提出了抗电磁干扰(EMI)设计的两种方法.通过采用零电流检测电路,控制开关电源集成电路中的开关金属氧化物半导体场效应晶体管(MOSFET)在第一个谷底导通,从而降低导通电流的尖峰值.通过采用恒压和恒流设计技术,使开关电源集成电路中的电压和电流得到限制,有助于降低电流纹波.采用CSMC lμm 40 V高压工艺设计了PFM开关电源集成电路SX1618,将以上两种抗电磁干扰设计方法应用在该电路的设计中,并设计了针对性的保护结构.完成SX1618整体仿真和版图设计后进行了流片和封装,并将其应用在实际的开关电源中,经测试,开关电源的抗电磁干扰能力符合标准. 相似文献
8.
随着CMOS器件进入深亚微米阶段,集成电路的规模、复杂度以及测试成本都急剧提高,与此同时人们对集成电路的可靠性要求也越来越高。集成电路系统的测试是一个费时而艰巨的过程,必须综合考虑到测试的功能、性能等诸多问题,并能以较低的成本来实现较高质量的测试,因此对超大规模集成电路的测试研究已成为IC设计中不可缺少的一部分。而可测试性设计(DFT)就是通过增加辅助电路来降低电路的测试难度、从而降低其测试成本的一种测试。文章针对一款非接触式射频卡电路,分析了其工作原理和模块组成,研究了其测试电路,通过对输出端口信息的测试,可以清楚地知道内部各模块的功能与性能,达到了验证电路可靠性的目的。 相似文献
9.
目前在国内,0.9μm工艺应该算是比较先进的工艺,而Top-Down设计技术即用VHDL硬件描述语言对A SIC行为作描述,然后利用综合工具和我们所引进的0.9μm高速CMOS标准单元库得到门级网表,完成仿真之后作自动布局布线得到版图,目前也应该说是较高层次的设计方法.采用以上设计方法,在"908"工程所引进的一整套正向设计流程的基础上开发了用于传真机上汉字显示及控制用的三块芯片,最大的规模在220000个元件以上,在0.9μm工艺线上投片后,在性能及成品率方面都取得了很好的效果.另外还与用户合作开发了一块频率较高、规模也很大(不含存储器,随机逻辑为60000门)的数据处理芯片. 相似文献
10.