智能电能表信息交换安全防护检测探讨

随着智能电能表应用普及,相关信息的安全存储和传输已成为智能电能表安全使用的关键因素.本文首先介绍现有的安全防护技术,并通过对智能电能表安全防护攻击的分析,结合当前预付费智能电能表存在的安全问题,提出若干实用、有效的检测方法.     

关于去屑功效检测评价扩散法的筛选

通过抑制糠秕马拉色菌的体外测试方法，对日用化妆品进行去屑功效方法探究。选用常规去屑香波作为试验对象，对引起头皮屑的糠秕马拉色菌进行活化培养，通过牛津杯法、打孔法、滤纸片法，三种扩散法进行实验筛选；结果表明，牛津杯法的准确性和重复性更好，实验结果更符合实际意义，可以作为一种新的可行性较高的去屑功效评价手段。     

数据容灾技术介绍

简要介绍了目前容灾系统常用的数据容灾技术－异地数据复制技术，及其实际应用中的建设方案和性能估算方式。     

基于28nm工艺的CCOpt技术高效时钟树设计

为了设计合理高效的时钟树网络,对建立和保持时间约束以及时钟偏差进行分析,基于28 nm工艺设计了一款高速数字芯片,采用Innovus工具实施布局布线,在时钟树综合(CTS,clock tree synthesis)阶段采用CCOpt(clock concurrent optimization)技术,合理利用时钟偏差,同时优化时钟路径和逻辑路径,对时钟网络进行优化,并考察时钟树延时、时序和时钟网络功耗等指标。结果标明:与传统CTS技术相比,采用CCOpt技术时,最差时序违例和违例路径数量减少50%;布局布线时间减少2 h;芯片时钟网络内部互连功耗减少55%,泄漏功耗减少80%,有效提高了数字芯片的性能。     

基于28 nm工艺数字芯片的时钟树设计

针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。     

模糊综合评判理论在网页自动分类中的应用

互联网的发展使网页分类技术成为了研究热点，针对传统的基于统计的分类技术只能提供精确分类的情况，该文运用模糊综合评判理论进行文本分类，根据自然语言的复杂性和理解的不确定性，使分类后的网页以一定的概率分属于各个类别，真实地反映了网页信息。实践表明，用户可以根据所得概率进行灵活处理，以满足各种实际需要。     

一种具有加解密功能的智能售电终端设计

针对电力用户购电难、传统智能售电终端在电力通信过程中数据传输的安全性相对较低等问题,设计了一种具有加解密功能的智能售电终端。该智能售电终端引入国密SMI算法,设计了安全单元,确保了传输数据在通信过程中不被篡改,保障了数据的完整性和机密性,具有很高的实用价值。     

改进型CIC抽取滤波器设计与FPGA实现

为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点,给出一种改进型CIC滤波器.该滤波器在采用COSINE滤波器提高阻带特性的基础上,级联了一个SINE滤波器,补偿了其通带衰减.硬件实现时,采用新的多相分解方法结合非递归结构,不仅大大减少了存储单元数量,还使电路结构更加规则.经仿真和FPGA验证,改进型CIC滤波嚣使用较少硬件,实现了阻带衰减100.3 dB,通带衰减仅为0.000 1 dB.     

国内低压电力线载波通信应用现状分析

详细分析了国内外电力线载波通信应用背景和发展历程,对现有载波通信技术路线进行了归纳,对国内主流载波芯片厂家的产品做了介绍,并针对现有技术的不足,提出了未来芯片技术的发展方向和需要解决的问题。     

Low power consumption high speed CMOS dual-modulus 15/16 prescaler for optical and wireless communications

Frequency synthesizer is an important part of optical and wireless communication system. Low power comsumption prescaler is one of the most critical unit of frequency synthesizer. For the frequency divider, it must be programmable for channel selection in multi-channel communication systems. A dual-modulus prescaler (DMP) is needed to provide variable division ratios. DMP is considered as a critical power dissipative block since it always operates at full speed. This paper introduces a high speed and low power complementary metal oxide semiconductor (CMOS) 15/16 DMP based on true single-phase-clock (TSPC) and transmission gates (TGs) cell. A conventional TSPC is optimized in terms of devices size, and it is resimulated. The TSPC is used in the synchronous and asynchronous counter. TGs are used in the control logic. The DMP circuit is implemented in 0.18 μm CMOS process. The simulation results are provided. The results show wide operating frequency range from 7.143 MHz to 4.76 GHz and it comsumes 3.625 mW under 1.8 V power supply voltage at 4.76 GHz.