Structure design and film process optimization for metal-gate stress in 20 nm nMOS devices

The optimizations to metal gate structure and film process were extensively investigated for great metalgate stress(MGS) in 20 nm high-k/metal-gate-last(HKVMG-last) nMOS devices.The characteristics of advanced MGS technologies on device performances were studied through a process and device simulation by TCAD tools. The metal gate electrode with different stress values(0 to—6 GPa) was implemented in the device simulation along with other traditional process-induced-strain(PIS) technologies like e-SiC and nitride capping layer.The MGS demonstrated a great enhancing effect on channel carriers transporting in the device as device pitch scaling down.In addition,the novel structure for a tilted gate electrode was proposed and relationships between the tilt angle and channel stress were investigated.Also with a new method of fully stressed replacement metal gate(FSRMG) and using plane-shape-HfO to substitute U-shape-HfO,the effect of MGS was improved.For greater film stress in the metal gate,the process conditions for physical vapor deposition(PVD) TiN-x- were optimized.The maximum compressive stress of—6.5 GPa TiN_x was achieved with thinner film and greater RF power as well as about 6 sccm N ratio.     

自封闭低电压真空微电子二极管阵列研究

对真空微电子二极管阵列的结构及其制造工艺技术进行了研究，重点集中在该类器件的核心，即场致发射尖锥阵列的制造及自封闭真空空腔形成技术的研究。采用不同的阴极发射尖锥材料，在优化的几何结构和工艺条件下研制成功了性能良好的自封闭低电压真空微电子二极管阵列，在Ｕ≤５Ｖ条件下，对Ｍｏ锥和Ｔｉ锥分别获得３．７μＡ每尖锥和９．５μＡ每尖锥的发射电流。同时对真空微电子二极管阵列的结构参数与电流－电压特性间的关系，影     

WN_x/n-GaAs肖特基势垒特性

本文用俄歇能谱、卢瑟福背散射、电流-电压和电容-电压等方法研究了射频磁控反应溅射制备的WN_x/n-GaAs肖特基势垒特性。结果表明,经800℃快速热退火后,WN_x/n-GaAs势垒具有良好的整流特性和高温稳定性,其势垒高度为0.79ev,理想因子为1.19。在自对准GaAs MESFET工艺中,WN_x是一种好的栅材料。     

20纳米nMOS器件中应力金属栅结构设计与薄膜工艺优化

对于如今的CMOS集成工艺,应变金属栅是关键的工艺引入应变技术（PIS,process-induced-strain）之一。在本文中,为了在20nm高K金属栅后栅工艺的nMOS器件中得到较高栅应力,我们对金属栅结构和薄膜工艺的优化进行了大量的研究。通过TCAD工具对工艺和器件的仿真,我们研究了先进应变金属栅技术对器件性能的影响。带有不同栅应力（0GPa~-6GPa）的金属栅电极被应用在器件的仿真中,与此同时,其他PIS技术,如e-SiC 和氮化物应力层也被应用于器件中。随着器件尺寸的减小,应变金属栅对器件中沟道载流子输运有巨大的提高作用。此外,一种新型的角栅电极结构被提出,角度与沟道应力的关系被研究。同时,一种新的全应变金属填充栅以及用平板型氧化铪层代替U型氧化铪层,都能够提高应变金属栅的效果。为了在金属栅中得到更大应力的薄膜,我们优化了物理汽相淀积氮化钛的工艺条件。在氮气流量大约6sccm,较高溅射功率和较薄膜厚的情况下我们得到了最大的压应力-6.5GPa。     

部分耗尽0.25μmSOI射频nMOSFET

结合多项用于深亚微米集成电路的新技术,提出了用于数GHz射频集成电路的SOI n MOSFET器件结构和制造工艺.经过半导体工艺模拟软件Tsuprem4仿真和优化,给出了主要的工艺步骤和详细的工艺条件.制作了0 .2 5 μm SOI射频n MOSFET器件,结构和工艺参数同仿真结果一致,测试获得了优良的或可接受的直流及射频性能     

部分耗尽0.25μm SOI射频nMOSFET

结合多项用于深亚微米集成电路的新技术,提出了用于数GHz射频集成电路的SOI nMOSFET器件结构和制造工艺.经过半导体工艺模拟软件Tsuprem4仿真和优化,给出了主要的工艺步骤和详细的工艺条件.制作了0.25μm SOI射频nMOSFET器件,结构和工艺参数同仿真结果一致,测试获得了优良的或可接受的直流及射频性能.     

部分耗尽0.25μm SOI射频nMOSFET

结合多项用于深亚微米集成电路的新技术,提出了用于数GHz射频集成电路的SOI nMOSFET器件结构和制造工艺.经过半导体工艺模拟软件Tsuprem4仿真和优化,给出了主要的工艺步骤和详细的工艺条件.制作了0.25μm SOI射频nMOSFET器件,结构和工艺参数同仿真结果一致,测试获得了优良的或可接受的直流及射频性能.     

自封闭低电压真空微电子二极管阵列研究

对真空微电子二极管阵列的结构及其制造工艺技术进行了研究，重点集中在该类器件的核心，即场致发射尖锥阵列的制造及自封闭真空空腔形成技术的研究。采用不同的阴极发射尖锥材料，在优化的几何结构和工艺条件下研制成功了性能良好的自封闭低电压真空微电子二极管阵列，在U≤5V条件下，对Mo锥和Ti锥分别获得3．7μA每尖锥和9．5μA每尖锥的发射电流。同时对真空微电子二极管阵列的结构参数与电流-电压特性间的关系，影响场发射特性的各种因素进行了分析讨论。     

一种用以改善硅衬底螺旋电感性能的局域介质增厚新技术

提出了一种用于提高硅基螺旋电感性能的局部介质增厚技术.这种技术通过淀积、光刻和湿法腐蚀工艺,局部增加电感下方的氧化层厚度,以降低衬底损耗和提高电感性能.所采用的结构及工艺简单、成本低廉,与CMOS工艺兼容良好.用这种技术制作的几种不同电感量的方形螺旋电感、品质因数和自谐振频率均显著提高.10,5和2nH的电感,品质因数的峰值分别提高了46.7%,49.7%和68.6%;而自谐振频率的改善更明显,分别达到了92.1%,91.0%及不低于68.1%.