基于信号传输理论的Glitch物理不可克隆函数电路设计

通过对信号传输理论、竞争-冒险现象和物理不可克隆函数(Physical Unclonable Functions, PUF)电路的研究,论文提出一种基于信号传输理论的毛刺型物理不可克隆函数电路(Glitch Physical Unclonable Functions, Glitch-PUF)方案。该方案首先根据偏差延迟的信号传输理论,推导出获得稳定毛刺输出的电路级数;然后利用组合逻辑电路的传播延迟差异,结合1冒险和0冒险获得具有毛刺的输出波形,采用多级延迟采样电路实现Glitch-PUF的输出响应。由于毛刺信号具有显著的非线性特性,将其应用于PUF电路可有效解决模型攻击等问题。最后在TSMC 65 nm CMOS工艺下,设计128位数据输出的电路结构,Monte Carlo仿真结果表明Glitch-PUF电路具有良好的随机性。     

基于整体退火遗传算法的低功耗极性转换

针对n变量逻辑函数在不同极性下所对应REED-MULLER(RM)电路功耗和面积不问的特点,对信号几率传递算法、多输入XOR/AND(异或/与)门的低功耗分解算法和多成份极性转换算法进行了深入研究,成功地将整体退火遗传算法(whole annealing genetic algorithm,WAGA)应用于RM电路最佳极件的搜索.通过对8个MCNC Benchmark测试表明,算法搜索到的最佳极性,其所对应RM电路的SYNOPSYS综合结果,与极性0时相比,功耗、面积和最大延时的平均节省分别达到了77.2%,62.4%和9.2%.     

新型CMOS JK触发器

该文以双反相器闩锁电路为基本存贮单元,采用开关级设计方法设计出一种新型的CMOS JK触发器。与传统设计相比,新设计具有较简单的结构、较少的元件以及较快的工作速度。     

基于电路三要素理论的2-5混值/十值计数器研究

通过对2-5混值编码原理、电路三要素理论和N +1值代数理论的分析,定量研究了2-5混值门电路、触发器和带进位/借位的加减法计数器,最后设计了2-5混值/十值译码电路,使计数器输出为十值信号。与以往十值电路的设计方法相比较,此设计方案具有编码效率高、供电电压低等特点。计算机模拟验证了上述理论和依此理论设计的电路的正确性。     

单沟道传输门绝热触发器和相对绝热计算原理

该文从动态功耗在工程上有界限的观点出发,讨论单沟道传输门的相对绝热计算原理。在此基础上设计单沟道和双沟道传输门动态绝热锁存器,使其保存信息时,存储介质与外界隔离。将两种绝热锁存器进行比较、分析,并用计算机模拟程序检验其结果。     

绝热无比型动态触发器和同步时序电路综合

该文从电路三要素理论出发研究低功耗电路，定量描述绝热无比型动态记忆电路。绝热无比型动态触发器利用电容接收和保存信息，避免目前绝热电路中电容上的信息得而复失的现象，其中绝热D和T'触发器只用6管，带‘与或非’输入的绝热D触发器只用9管。在上述理论基础上该文提出绝热无比型动态同步时序电路综合方法，用此法设计出绝热5421BCD码十进制计数器，仅用32管，总功耗小于一个PAL－2N四位二进制计数器的功耗，计算机模拟验证该文方法正确。     

基于石墨烯-硅混合集成光波导的电光半加器

设计了一种由基于马赫-曾德尔干涉结构的石墨 烯-硅混合集成光开关级联而成的电光 半加器。通过施加电压调节石墨烯化学势,改变石墨烯在平面方向上的介电常数,引起模式 有效折射 率发生变化,控制光波在基于马赫-曾德尔干涉结构的石墨烯-硅混合集成光开关不同端口 输出,实现 半加器逻辑功能。仿真结果表明:当石墨烯化学势在0.50eV与0.64eV两种状态切换下,在1520nm到1600nm波长范围内,基于马赫-曾 德尔干涉结构的石墨烯-硅混合集 成光开关的最差串扰为－21.57 dB, 插入损耗小于0.109 dB。当数据传输速率为10Gbit/s时,基于石墨 烯-硅混合集成光波 导的电光半加器在1550nm工作波长下,器件的 消光比大于41.05dB。     

抗DPA攻击的功耗平衡SRAM设计

A power balance static random-access memory(SRAM) for resistance to differential power analysis(DPA) is proposed. In the proposed design, the switch power consumption and short-circuit power consumption are balanced by discharging and pre-charging the key nodes of the output circuit and adding an additional shortcircuit current path. Thus, the power consumption is constant in every read cycle. As a result, the DPA-resistant ability of the SRAM is improved. In 65 nm CMOS technology, the power balance SRAM is fully custom designed with a layout area of 5863.6 μm~2.The post-simulation results show that the normalized energy deviation(NED) and normalized standard deviation(NSD) are 0.099% and 0.04%, respectively. Compared to existing power balance circuits, the power balance ability of the proposed SRAM has improved 53%.     

基于MSMV的抗差分能量攻击电路设计及其应用

为有效消除密码器件在执行算法时以能量消耗方式泄漏密码信息,本文通过对灵敏放大型逻辑和差分能量攻击原理的研究,采用多电源和多阈值电压(Muti-Supply Muti-V th ,MSMV)CMOS电路技术设计一种具有低功耗和抗差分能量攻击性能的逻辑电路,实现对输出负载低摆幅充放电.依此进一步提出一种新型全加器结构,从而可以以低摆幅的方式对双轨电路进行编码.HSPICE模拟验证表明,所设计的全加器逻辑功能正确,抗差分能量攻击性能明显.与传统基于SABL逻辑的全加器比较,该结构具有显著的低功耗特性.