集成电路迈人吉级电路新时代：1995年第38届国际固体电路年会简介

国际固体电路年会是全球范围集成电路领域最重要学术会议，现摘要介绍１９９５年第３８届国际固体电路年会的内容。着重介绍集成电路新技术，新发展。     

A／D变换器系列讲座（三）梳状抽频滤波器和数字低通滤波器

Ａ／Ｄ变换器系列讲座（三）梳状抽频滤波器和数字低通滤波器洪志良（复旦大学，　电子工程系，上海，２００４３３）１引言上一讲我们介绍了过采样Ｄ变换是目前实现高精度Ａ／Ｄ变换器的重要手段［１～３］。由于过采样调制器的高密度数据不仅带有高频采样时钟的干扰，而...     

用于混合信号处理器的嵌入式MCU系统

介绍一种用于混合信号处理器的嵌入式微控制器(MCU)系统。针对系统可重构的要求,采用将存储在片外EEPROM中的指令存取到片内指令SRAM中的方法,由MCU系统读取指令并执行所需要的操作。经过SMIC 0.18 µm CMOS混合信号工艺流片,芯片面积为 1.06 mm2,工作电源电压为1.8 V。测试结果表明,该系统能正确执行指令,产生符合SPI总线协议的数据对处理器进行配置,完成所需要的功能。     

基于CAVLD快速算法的硬件实现

在H.264的解码过程中,由于CAVLD部分采用的是变长编码,不能通过并行机制来提高速度,限制了整个系统的性能。针对CAVLD的硬件实现,提出一种新的算法,该算法采用地址查找法来提高解码速度,同时通过采用流水线结构,加快解码速度,采用计算方法代替查找表,减少ROM资源。FPGA综合结果表明最高速度支持到106 MHz,通过与文献[5]比较,解码速度提高12％～48％。     

一种用于G类音频功放的带自适应输出的双模电荷泵

本文设计了一种给G类音频功率放大器提供自适应电源的双模电荷泵电路。根据输入信号的幅度,该电荷泵可以提供两档电压轨来节省功耗。它在重载下工作于电流控制模式,轻载下工作于脉冲频率调制(PFM)模式来降低功耗。在PFM工作模式下,引入功率管尺寸动态调整的技术来减小PFM模式下的输出电压纹波并防止开关频率进入音频范围。该电荷泵电路采用0.18μm,3.3V的CMOS工艺制备。试验结果表明该电荷泵在1/2x模式下可以实现79.5％的最高效率,在1x模式下可以实现83.6％的最高效率。在PFM控制模式下,电荷泵在负载电流小于120mA的范围内,其输出纹波小于15mV;在电流控制模式下,在负载电流小于300mA的范围内,其纹波小于18mV。测试结果与文中提出的功率分段的PFM控制模式的纹波、效率的解析模型得到的计算及仿真结果基本一致,验证了模型与分析方法的正确性。     

蓝牙接收机中镜像信号的抑制

介绍了一种用于蓝牙低中频接收机的镜像抑制电路,包括改进的吉尔伯特型混频器(采用折叠级联输出)和跨导-电容复数滤波器,二者利用电流信号直接耦合.整个电路用TSMC 0.35μm单层多晶硅CMOS数字工艺实现.仿真和测试结果表明:镜像抑制比大于20dB,满足蓝牙接收机的要求,整个电路使用3.3V电源供电,功耗约为27mW.     

CMOS high linearity PA driver with an on-chip transformer for W-CDMA application

A fully integrated high linearity differential power amplifier driver with an on-chip transformer in a standard 0.13-μm CMOS process for W-CDMA application is presented.The transformer not only accomplishes output impedance matching,but also acts as a balun for converting differential signals to single-ended ones.Under a supply voltage of 3.3 V,the measured maximum power is larger than 17 dBm with a peak power efficiency of 21%.The output power at the 1-dB compression point and the power gain are 12.7 dBm and 13.2 dB,respectively. The die size is 0.91×1.12 mm~2.     

一种用于脉冲式超宽带接收机的低抖动，低杂散多相输出锁相环

本文提出了一种用于脉冲式超宽带接收机的低抖动,低杂散多相输出锁相环。为了同时满足低抖动、低功耗和输出多相时钟这些需求,该锁相环基于一个环形振荡器结构。为了提高多相时钟的时间精度和相位噪声性能,设计了一个改善了噪声和匹配特性的压控振荡器。在设计中,通过良好的匹配电荷泵和仔细选择环路滤波器带宽来抑制参考频率杂散。测试结果表明,当载波频率为264 MHz时,1 MHz失调频率下的相位噪声为-118.42 dBc/Hz,均方根抖动为1.53 ps,参考频率杂散为-66.81 dBc。该芯片采用0.13 µm CMOS工艺制造,1.2 V电源电压下功耗为4.23 mW,占用0.14 mm2的面积。