从FPGA到ASIC的风险与对策

由于FPGA的种种优点,越来越多的电子设计师在初次设计电子产品时选择FPGA来完成电路的prototype设计。然后,再在必要时将prototype设计从FPGA转换成ASIC。在此转换过程中有一定的风险,如ASIC电路的复位、时钟树的设计、封装形式的选择以及可测性设计等。文中讨论了这些风险,并给出了减少这些风险的解决方案。     

一种基于迷宫算法的有效FPGA布线方法

在本篇论文中,我们介绍了在标准对称阵列（隔离岛状）现场可编程逻辑阵列结构下的一种基于迷宫布线算法的新型有效布线方法,Pathfinder.实验结果显示,相比普通的迷宫布线法,Pathfinder算法在布线时间上减少了90%.     

ADC测试中INL与THD之间的关系

随着ADC测试技术的不断发展,码密度直方图技术以及采用正弦波输入的离散傅里叶变换(DFT)频域分析技术已经被广泛应用到ADC的仿真和测试分析中。相对于采用DFT进行频域分析获取ADC的动态性能的复杂性来说,采用码密度直方图的方法能简单地得到微分非线性(DNL)和积分非线性(INL)这两个静态性能指标。文章通过对一个10位ADC的行为级模型的仿真分析,阐述了总谐波失真(THD)与INL之间的内在联系,从而提出了通过对INL的测试来评估ADC的THD性能的方法,对今后ADC电路的测试和评估具有指导意义。     

内嵌14位DAC的高速直接数字频率合成器的设计

利用CORDIC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器.经0.18 μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB.     

MEMS加速计的SOIC封装技术研究

文中通过研究MEMS（微机电系统）加速计在SOIC封装（小外形集成电路封装）下的特性,针对MEMS芯片断裂故障的原因分析了影响PPM（百万分比的缺陷率）性能的主要封装工艺步骤。其中感应单元固晶胶的硬度是引起芯片断裂的主要参数,通过反向工程确定了可以同时满足感应单元固有频率和封装可靠性要求的固晶材料。在试验中采用固晶胶E后,MEMS加速计的SOIC封装呈现出更加强韧的特性。此研究对于改善MEMS加速计的PPM性能有一定参考价值。     

一种用于FPGA的新型混合布线算法

布尔可满足性是计算机科学中最基础的问题之一,已经出现了包括著名的基于查找的SAT算法在内的各种算法.对于传统的一次布通一条线网的方法,基于布尔可满足性的算法有着独特的优点,例如:同步线网嵌入及可布通性确定.然而基于SAT的布线法在可扩展性方面有很大缺陷.而另一方面,几何查找布线算法即使具有广泛的拆线重布线的能力,但当北一个问题具有严格的布线约束条件时,它在布线方案收敛方面存在很大困难.文章提出了将一种布尔可满足性算法与VPR430相结合的新型、有效的混合布线算法.试验结果表明与相应的纯几何布线算法相比,这种算法在运行时间上有了极大的改善(减少了29%),并且对布线整体方案无不良影响.     

用于SOC测试的一种有效的BIST方法

为了提高SOC芯片的可测性和可靠性,我们提出了一种SOC测试的BIST技术的实现方案.针对某所自行研制的数字模拟混合信号SOC芯片,我们使用了不同的可测性技术.比如对模拟模块使用改进的BIST方法,对嵌入式存储器使用了MBIST技术.一系列的测试实验数据表明,该BIST方法能有效提高测试覆盖率.     

3-D寄生电容的HOC-ADI提取方法

采用ADI与高阶紧致差分相结合的方法计算3-D寄生电容.数值计算表明,这种方法可以降低方程的迭代次数约40%,并明显减少方程的求解时间.     

高阶紧致差分与ADI结合的器件模拟方法

采用AD I与高阶紧致差分相结合的方法计算大型非对称稀疏矩阵,并实现了该算法在半导体器件模拟中的应用。数值计算表明,这种方法可以降低方程的迭代次数约35%,并明显减少方程的求解时间。     

基于March C-算法的SRAM BIST电路的设计

针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计.实验证明,该算法的BIST实现能大幅提高故障覆盖率.