10Gb/s突发模式时钟数据恢复电路设计

突发模式的时钟数据恢复是10G EPON系统的关键技术之一。本文介绍了一种基于XNOR/XOR门的振荡器,分析了其工作原理与性能,以此为基础设计了半速率突发时钟恢复电路。设计采用SMIC 0.13?m CMOS工艺进行了流片验证,芯片面积为675?m ? 625?m。测试结果表明,该电路可以即时的实现10Gbit/s的突发数据恢复,恢复出的时钟数据符合IEEE 802.3av标准,锁定时间小于5bit。     

一种新结构异步FIFO的ASIC设计

介绍了一种新结构异步FIFO(First In First Out)电路的实现方案，运用整体移位实现数据正确写入和输出，使用缓冲寄存器组存放移位产生的多余数据，适用于频率不成整数倍的异步时钟域之间的数据传输．利用串联的D触发器作为同步器，避免产生亚稳态，实现异步信号的同步．采用自顶向下、基于0．18μm标准单元库的半定制ASIC(Application Specific Integrated Circuit)流程对其进行设计：使用Verilog硬件描述语言，利用VCS及Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、ApolloⅡ实现自动布局布线．将该方案与传统的异步FIFO实现方案进行比较，面积大约缩小一半，工作速度提高约三分之一．