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SoC芯片可测试性设计策略的实现研究   总被引:1,自引:0,他引:1  
本文结合实际研发要求,对基于USB2.0的数字音频编解码片上系统的可测试性设计(DFT)策略进行了研究。该系统采用UMC 0.13μm CMOS工艺,集成SPRAM、DPRAM、ROM、上电复位单元POR(Power On Reset)、降压转换器LDO(Low Drop Out regulator)、锁相环PLL(Phase Locked Loop)、电熔丝盒(e-fuse box)、ADC、USB焊盘等模块。本文采用JTAG(Joint Test Action Group)和焊盘控制逻辑PCL(Pad Control Logic)进行测试控制,使得所有模块可测试。扫描链测试采用多种优化策略,故障覆盖率达到98.06%,满足系统设计要求。存储器内建自测试(MBIST),采用并行测试和串行调试策略,将所有存储器测试时间压缩为单块最大容量存储器的测试时间。电熔丝测试控制采用状态机和编程加速逻辑,简化了测试接口,并消除了冗余的编程时间(0%~100%)。本文的各种可测试性设计策略在实际产品中已经得到验证,可广泛应用于复杂的片上系统(SoC)的设计,研究结论具有一定的应用参考价值。  相似文献
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以某逆合成孔径雷达串行仿真程序的优化为实例,基于多核微机研究雷达仿真运行效率优化方法。首先总结了目前常用的雷达信号仿真并行算法,指出了各自方法的优缺点,同时分析了雷达信号仿真中的并行粒度;然后研究了目标回波生成、仿真结果显示、脉冲压缩等各个计算单元的耗时情况和优化策略,并对测试结果进行了分析。最后采用高性能函数库、多通道并行脉压、回波模拟快速递推算法、目标回波并行仿真和流水线并行等多种策略对ISAR串行仿真实例进行了优化,综合优化后的程序运行速度提高为原来的6.7倍,表明了优化策略的有效性和实用性。  相似文献
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