基于InP HBT工艺的超高速静态及动态分频器

<正>磷化铟异质结双极型晶体管(InP HBT)具有超高速、高器件一致性、高击穿等优点,在超高速数模混合电路应用方而具有独特优势。南京电子器件研究所基于76.2mm InP HBT圆片工艺,研制出60 GHz静态分频器以及92 GHz动态分频器。图1为静态分频器测试结果,此电路可在2~60 GHz范围内实现二分频。图2为动态分频器测试结果,此电路可在75~92 GHz范围内实现二分频。     

数字射频存储器用GaAs超高速3bit相位ADC的设计与实现

详细讨论、分析了用于3bit相位体制数字射频存储器(DRFM)系统的3bit相位体制ADC的设计、实现及测试.利用南京电子器件研究所标准GaAsΦ76mm全离子注入工艺,采用全耗尽非自对准MESFET器件加工实现了3bit超高速相位体制ADC.测试结果表明,该电路可在2GHz时钟速率下完成采样、量化,达到1.2Gbps的输出码流速率,其瞬时带宽可达150MHz,具备±0.22LSB的相位精度.     

数字射频存储器用GaAs超高速3bit相位ADC的设计与实现

详细讨论、分析了用于3bit相位体制数字射频存储器（DRFM）系统的3bit相位体制ADC的设计、实现及测试．利用南京电子器件研究所标准GaAs Φ76mm全离子注入工艺，采用全耗尽非自对准MESFET器件加工实现了3bit超高速相位体制ADC．测试结果表明，该电路可在2GHz时钟速率下完成采样、量化，达到1.2Gbps的输出码流速率，其瞬时带宽可达150MHz，具备±0.22LSB的相位精度．     

用改进的遗传算法精确提取GaAs MESFET小信号等效电路参数

提出了一种改进的遗传算法,应用于提取GaAs MESFET小信号等效电路参数.改进的算法采用浮点编码连续突变,多种遗传操作合作运行,并应用子代优化策略克服了传统遗传算法可能出现的种群退化现象,该算法可快速搜索到全局最优解而不受初始值限制.在0.1～10GHz范围内实现了精确、快速地提取GaAs MESFET小信号等效电路参数,并可合理外推至20GHz,整个过程无需人工干预.算法用Matlab语言实现,可方便地应用于HBT和HEMT以及无源元件电容、电感的参数提取.     

超高速相位量化ADC的表征与测试

文章详细分析并讨论了应用于相位体制DRFM的ADC参数表征及测试方法。提出用相位非线性(PDNL和PINL)来描述相位体制ADC的静态性能,用瞬时工作带宽(IBW)及相位精度随频率的变化来描述相位ADC的频域性能。采用上述方法对利用南京电子器件研究所标准3"GaAsMESFET全离子注入工艺流片得到的3bit相位体制ADC进行了性能表征及测试,结果表明其静态PDNL≤0.01LSB,PDNL≤±0.007LSB;电路可在2GHz时钟下完成采样、量化,达到2Gbps的转换速率,其瞬时带宽可达250MHz,带内相位精度小于±0.45LSB。     

水电站轴承外甩油原因分析及改进措施

文章通过分析水电站轴承运行状态，指出了轴承外甩油的原因，同时结合小浪底水力发电厂的实践经验，提出了适合立式大、中型水轮发电机组轴承防止甩油的具体方案及注意事项，具有很大的借鉴性。     

双模式高集成负电荷泵电路设计

提出了一种新颖的双模式高集成开关电容电荷泵。该电荷泵集成高频振荡器、电平移位、逻辑驱动以及4个功率MOSFET开关。与传统电荷泵相比,该电路可以工作在单电源以及双电源两种模式。单电源模式下,输出电压为-VCC;双电源模式下,输出电压为-3×VCC。电路采用0.35μm BCD工艺实现。测试结果表明:室温时,单电源模式和双电源模式下电荷泵输出电流分别为36 mA和80 mA时输出电压分别为-3.07 V和-12.10 V。在-55℃到125℃温度范围内,单电源模式和双电源模式下电荷泵输出电流分别为24 mA和50 mA时输出电压分别低于-3.06 V和-12.35 V。该电荷泵在两种模式下工作特性良好,已应用于相关工程项目。     

一种二极管桥式跟踪保持电路设计

设计了一种基于二极管桥的两级全差分跟踪保持电路,两级模块由独立的时钟控制,可以各自工作在跟踪模式。芯片采用1μm GaAs HBT工艺实现,芯片大小为1.8mm×2mm,功耗2.75W。经测试,电路可以工作在1GS/s采样速率下,单端输入峰峰值250mV信号时采样带宽超过7GHz;单端输入峰峰值250mV,DC-2GHz信号时,电路具有8bit有效位。     

2GS/s 6-bit 自校准快闪ADC

A single channel 2-GS/s 6-bit ADC with cascade resistive averaging and self foreground calibration is demonstrated in 0.18-μ m CMOS. The calibration method based on DAC trimming improves the linearity and dynamic performance further. The peak DNL and INL are measured as 0.34 and 0.22 LSB, respectively. The SNDR and SFDR have achieved 36.5 and 45.9 dB, respectively, with 1.22 MHz input signal and 2 GS/s. The proposed ADC, including on-chip track-and-hold amplifiers and clock buffers, consumes 570 mW from a single 1.8 V supply while operating at 2 GS/s.