一种1750A指令集仿真软核设计与验证

MIL-STD-1750A指令集是星载弹载计算机常用指令集之一,为实现该类指令集CPU+FPGA的通用性验证,实现安全性、强度、单粒子翻转等异常测试,满足测试覆盖率要求,保证星载弹载计算机系统可靠性,提出了一种CPU+FPGA的仿真模型搭建方法,利用如中断和故障处理机制的实现、浮点运算单元设计方式、异常注入机制设计以及图形控制界面等关键技术,实现了一种精简1750A仿真软核。实验证明,利用该仿真软核设计的CPU+FPGA的仿真模型平台,可极大提高1750系列CPU相关接口的FPGA产品的验证效率和可靠性,也为后续星载弹载软件的测试提供了一套故障注入方便、故障定位清晰的测试平台。     

基于FPGA和CAN控制器软核的CAN总线发送系统的设计与实现

基于FPGA嵌入式片上系统可编程技术,采用现有的CAN总线控制器软核模块,设计了软核控制程序,将由CAN控制器软核及其控制程序组成的CAN发送软件嵌入在FPGA内部,开发了CAN总线通信系统,实现了对CAN总线数字量的发送;经过软件仿真验证、静态时序分析和硬件系统测试,仿真和测试结果表明,该系统设计合理,方案可行,时序正确,功能、性能满足要求;系统将硬件软件化,有效的减少了外围芯片的数量,降低了系统的体积和功耗,提高了产品的集成度、通用性和可靠性,具有良好的实用价值和推广前景。     

一种空空扩频通信FPGA全数字仿真设计方法

空空通信机是飞船和目标飞行器交会对接过程中的关键通信链路。空空通信FPGA作为空空通信机的核心部分,由接收信道和发射信道组成,分别完成数据的接收和发射功能_[1]。为保证空空扩频通信FPGA的正确性、健壮性,提高测试的覆盖性和完整性,提出了一种适用于空空扩频通信FPGA的全数字仿真验证方法,给出了中频信号生成模型和解扩接收模型的实现方案,并给出最终仿真结果。仿真结果表明,该仿真验证方法通过对FPGA的闭环性测试,自动完成激励和信号的采集、记录、比对,能有效提高仿真覆盖率,更真实地反映FPGA的工作细节,帮助设计师尽早发现FPGA设计问题,有效提高验证的质量。     

基于VCS的固存坏块仿真系统设计与应用

NAND Flash固态存储器(固存)广泛应用于航天工程,受限于微电子特性及制造工艺,固存在出厂及使用过程中均会产生坏块,通常由固存控制FPGA(现场可编程门阵列)来管理并标记坏块_]。为保证固存控制FPGA对坏块管理的正确性、健壮性,必须对其进行严格验证。提出了基于VCS的固存坏块仿真验证系统,为固存控制FPGA提供了所需的外围接口,特别是提供了固存坏块反馈机制,令固存坏块产生时机受控;实时向FPGA反馈固存读写过程及产生的坏块信息;将坏块表建立、维护和固存响应过程记录到数据文件;实现了坏块分布的可配置性和仿真系统的闭环性、可记录性。仿真系统可有效发现坏块管理的设计缺陷,进而优化设计,提高航天固存产品可靠性。     

SV DPI技术在FPGA仿真验证的应用探讨

SystemVerilog作为近年来逐渐流行的FPGA验证语言,包含了丰富的验证特性：DPI、断言技术、功能覆盖率等,其中DPI接口技术可以帮助验证工程师在验证平台中实现对C或C++的调用,验证工程师可以通过编写C函数来实现复杂激励模型设计,同时也为进行复杂算法的FPGA设计的仿真验证提供了新的验证思路。本文提出一种基于DPI接口的FPGA仿真验证方法,实验表明：利用该方法搭建的仿真验证平台相对于传统的纯verilog验证平台,具有更高的仿真效率和验证的灵活性。该验证方法为算法级FPGA设计的确认测试提供了新的验证思路。     

一种基于时延配置表的FPGA静态时序分析算法

为减小现场可编程门阵列(FPGA)关键路径的延时误差,提出一种基于时延配置表的静态时序分析算法。算法建立了一种基于单元延时与互连线延时配置表的时延模型。该模型考虑了工艺角变化对延时参数的影响,同时在时序分析过程中,通过分析路径始节点与终节点的时钟关系,实现了复杂多时钟域下的路径搜索与延时计算。实验结果表明,与公认的基于查找表的项目评估技术(PERT)算法和VTR算法相比,关键路径延时的相对误差平均减少了8.58%和6.32%,而运行时间平均仅增加了19.96%和9.59%。     

基于FPGA控制的高速固态存储器设计

文中对固态存储器进行了需求分析,根据航天工程对高速固态存储器的需求,确定了设计方案.针对航天工程对高速固态存储器速率要求较高的特点,在逻辑设计方面采用流水线技术、并行总线技术.在器件选择方面,采用LVDS构成接口电路,FPGA构成控制逻辑电路电路,SDRAM芯片阵列构成存储电路.设计了高速固态存储器.该设计简化了硬件电路,大大提高了存储数据的速率.     

基于FPGA和ADS8638的数据采集系统的设计与实现

为了解决常用数据采集产品体积较大的问题,选用一种体积小,转换速度快的多通道AD转换芯片ADS8638,设计了FPGA与芯片的接口电路,并采用verilog语言编写了控制程序,以控制ADS8638芯片对各通道输入的模拟量进行AD转换;通过软件仿真验证、静态时序分析,仿真和分析结果表明,该软件功能、性能、时序正确;最后,将软件经过综合、布局布线后下载到ACTEL FPGA芯片中进行硬件系统测试,测试结果表明,该技术方案设计合理,功能可靠,降低了常用数据采集系统的体积和功耗,具有良好的实用价值。     

基于锁存器路径的静态时序分析在第三方验证中的应用

随着可编程逻辑门阵列（FPGA）设计规模的扩大,静态时序分析可有效减轻时序仿真的负担,缩短项目周期。常见的静态时序分析(STA)多是基于触发器（FF_Based STA）,对触发器的STA算法研究已经比较成熟。但FPGA综合后网表可能会产生锁存器,而锁存器的STA与触发器的STA在算法上存在差异。为保证在FPGA产品第三方验证工作中对STA路径分析覆盖率达到100%,有必要对基于锁存器的时序分析（Latch_Based STA）做研究。阐述了锁存器“时间借入”与“时间借出”的概念。分析了“锁存器宽裕时间(slack time)”特性,绘制了其函数图。在某FPGA第三方验证项目中使用STA 工具Prime Time（一种计算机模型分析工具）,分别对由“时间借入”、“时间借出”而导致“时序松弛”和“时序收紧”两种情况做了计算和分析,对STA路径分析覆盖率达到了100%,满足了第三方验证要求。