排序方式: 共有10条查询结果,搜索用时 16 毫秒
1
1.
利用磁控溅射方法在Si(100)衬底上首先生长SrMnO3(SMO)作为缓冲层,再沉积La0.8Sr0.2MnO3(LSMO)薄膜,得到(110)面择优生长的LSMO/SMO双层结构.利用X射线衍射仪分析了SMO缓冲层的结构特征对LSMO薄膜择优取向生长的影响;利用Rutherford背散射(RBS)分析了LSMO/SMO间的界面情况.结果表明以SMO作为单一缓冲层时,不仅可以实现LSMO薄膜在Si(100)衬底上的(110)面的择优生长,而且LSMO/SMO的界面扩散现象也不明显. 相似文献
2.
利用磁控溅射方法在(100)Si衬底上首先生长SrMnO3(SMO)作为缓冲层,再沉积得到了(110)择优取向生长的La08Sr02Mn03(LsMO)薄膜。利用X射线衍射仪分析了SMO缓冲层的结构特征对LSMO薄膜择优取向生长的影响。结果表明:当沉积温度为600℃时,增加缓冲层SMO的厚度,LSMO薄膜的取向性变好;当缓冲层SMO厚度为45nm时,LSMO薄膜基本具有(110)取向生长的特征。进一步的工作证实:提高沉积温度,能够显著增加SMO缓冲层的晶粒大小,并减少LSMO薄膜择优取向生长所需的缓冲层厚度;当沉积温度为800℃时,由于类退火作用的存在,厚度为10nm的SMO缓冲层就可以实现LSMO薄膜择优取向的生长。 相似文献
3.
4.
运用射频磁控溅射法在硅片上制备了立方氮化硼薄膜,并对射频功率、气体分压比及衬底偏压等参数对膜中立方氮化硼(c-BN)含量的影响进行了研究.采用傅立叶红外光谱(FTIR)、拉曼光谱、X射线光电子能谱(XPS)和原子力显微镜(AFM)对c-BN薄膜进行了表征和分析.结果表明:300 W的射频功率是制备c-BN薄膜的最佳条件;当气体分压比Ar/N2=5:1时,制备的薄膜中c-BN含量相对最高;立方氮化硼的形成存在偏压阈值(约80 V),低于此偏压c-BN很难形成.拉曼光谱分析进一步确认了BN薄膜的晶相结构.AFM和XPS分析结果表明c-BN薄膜结晶良好,晶粒尺寸细小,具有很好的化学配比,B原子与N原子的含量比为1:l. 相似文献
5.
6.
提出一种适用于无源超高频射频识别(UHF RFID)标签芯片的时钟产生电路。电路使用N型金属-氧化物-半导体(NMOS)栅极电压取代了复杂的比较器电路作为比较电平,精简了电路结构,降低了电路功耗,减小了版图面积;使用二极管方式连接的NMOS管作温度及工艺补偿感应管,利用其栅压变化控制充放电电流,使其在不同工艺角下,当温度在较大范围内变化时,均能实现输出频率稳定。采用中芯国际0.18 μm工艺进行仿真验证,结果表明:当电源电压为1 V,基准电流为130 nA时,电路功耗仅为447 nW;在工艺角由ss变化到ff的过程中,输出频率偏差不超过2.43%,;温度在-40~90 ℃范围变化时,输出频率偏差小于0.99%,适合无源射频识别标签芯片使用。 相似文献
7.
采用0.25 μm SiGe双极CMOS (BiCMOS)工艺设计并实现了一种传输速率为25 Gbit/s的高速跨阻前置放大器(TIA).在寄生电容为65fF的情况下,电路分为主放大器模块、两级差分模块和输出缓冲模块.相比传统的跨阻放大器,TIA采用Dummy形式实现了一种伪差分的输入,减小了共模噪声,提高了电路的稳定性;在差分级加入了电容简并技术,有效地提高了跨阻放大器的带宽;在各级之间引入了射极跟随器,减小了前后级之间的影响,改善了电路的频域特性.电路整体采用了差分结构,抑制了电源噪声和衬底噪声.仿真结果表明跨阻放大器的增益为63.6 dBQ,带宽可达20.4 GHz,灵敏度为-18.2 dBm,最大输出电压为260 mV,功耗为82 mW. 相似文献
8.
提出一种可变码长码率QC-LDPC编解码芯片结构,并进行了硬件实现,包括基于循环移位矩阵向量乘法器的编码模块和基于部分并行循环迭代译码结构的译码模块.对该QC-LDPC编解码器的性能评估结果表明:采用该结构的编解码器性能优良,实现复杂度低,数据吞吐率高.在此基础上,采用90nm CMOS工艺,对QC-LDPC编解码器进行了逻辑综合和版图设计,芯片版图面积为15mm2,功能和性能指标满足设计要求. 相似文献
9.
10.
提出一种浮点型数字信号处理器(DSP)硬核结构,在兼容定点数运算的同时,也为浮点数运算提供较好支持。目前各大现场可编程门阵列(FPGA)主流厂商在实现浮点数运算功能时均采用软核实现方式,即将浮点数运算算法映射到芯片上,通过逻辑资源和DSP模块实现。相比于传统方法,提出的硬核结构在不占用FPGA中其他逻辑资源情况下,仅利用DSP模块便能完成浮点数运算。设计中,充分考虑负载和时延影响,插入多级流水线,显著提高浮点数的计算效率。采用中芯国际(MCI)28 nm工艺设计并完成所提出的浮点型DSP硬核结构。仿真结果表明,所提出的硬核结构的单个浮点数加法和乘法效率为0.4 Gflops。 相似文献
1