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1.
32位浮点阵列乘法器的设计及算法比较   总被引:8,自引:0,他引:8  
讨论了乘法器用于补码运算的几种算法。通过比较,发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下,都可以用统一的步骤来完成乘法运算,而立无需对乘积作任何修王,这极大地提高了乘法器的运算速度。结合改进型Booth算法,设计了一个高性能32位浮点阵列乘法器,它能在单个时钟周期内完成一次24位整数乘或32住浮点乘。该乘法器适于VLSI实现,巳被应用于DSP芯片设计之中。  相似文献
2.
LSRISC32位浮点陈列乘法器的设计   总被引:5,自引:2,他引:3  
文章介绍LSRISC中的32位浮点乘法器的设计,它可用于完成定点32位整数与序数的乘法操作和IEEE754规定的单精度扩展浮点数据的乘法。  相似文献
3.
数字信号处理器中阵列乘法器的研究与实现   总被引:3,自引:3,他引:0  
文章讨论了基本的线形阵列加法器和基于水平压缩矩阵的并行阵列加法器,在此基础上提出了一种改进的阵列乘法器结构.通过生成多位的部分积,大大减少进位传输的延迟,提高乘法器的速度,并通过对三种结构的实现效率进行对比得到了验证。  相似文献
4.
本文介绍了三种高速乘法器架构:阵列乘法器、修正布斯算法(MBA)乘法器、华莱士(WT)乘法器,并对基于以上三种架构的32位乘法器性能进行了比较。选择乘法器,应根据实际应用。从面积、速度、功耗等角度权衡考虑。  相似文献
5.
设计了一种用于1 6位定点DSP中的片内乘法器.该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向.设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线.  相似文献
6.
针对流水线结构阵列乘法器,分别采用寄存器翻转统计和门级翻转率统计的方法进行了功耗分析,创新地提出了一种通过增加判断逻辑进行数据预分流以实现功耗优化的方法。实验结果证明,这种优化方法能够带来明显的功耗节省。类似方法也可普遍用于逻辑行为对称但实现结构不对称的数据通路单元的低功耗设计实现中。  相似文献
7.
针对截断乘法器在进行补码运算时有较大的误差,提出了一种改进算法,即将乘数、被乘数均左移一至二位,经截断乘法器运算得到的乘积再右移相应的位数,则能有效减小误差,且误差小于标准乘法器采用截断运算时的误差,而面积约为标准乘法器面积的70%。同时讨论了该算法在硬件FFT中的应用,当输入信号分别是纯正弦信号和白噪声中的正弦信号情况时,仿真结果证明能够得到正确的幅谱。  相似文献
8.
对数字阵列乘法器的移位加算法、Pezaris算法、Baugh-Wooley算法的性能进行了分析,讨论其各自的特点;指出进一步提高并行快速乘法器性能的研究重点。  相似文献
9.
阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰.该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案.已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性.同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾.仿真结果表明这种单跳变测试序列具有高测试通路覆盖率.此外,测试生成通过系统已有累加器的复用可节省硬件成本开销.  相似文献
10.
彭海云  周近 《电子工程师》2008,34(2):61-64,80
直接补码阵列乘法器的工作原理是《计算机组成原理》课程的难点。教材在介绍定点数乘法时包括3种乘法器电路,其中在直接补码阵列乘法器中,被乘数和乘数均采用补码表示,符号位一起参加运算,积也采用补码形式表示。文中从补码与真值的关系出发,结合一般化的全加器形式,说明负权参加运算时的特征,并介绍如何将出现在数值位中的负权值在不改变真值的情况下向左移动,直至符号位。通过4种情况给出4个实例,说明使用直接补码阵列乘法的手工计算方法,从而揭示出直接补码阵列乘法器的工作原理。  相似文献
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