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1.
光子计数成像激光雷达时间间隔测量系统研究   总被引:3,自引:3,他引:4  
光子计数成像激光雷达需要测量一个激光主波和与之对应的多个回波之间的时间间隔,并具有高精度.采用延迟线插入法时间间隔测量技术,研制了具有27ps分辨率的多脉冲时间间隔测量系统,介绍了系统的软硬件结构及工作流程,测试了精度和线性度等指标,实验结果表明系统精度达到80ps,线性度良好.  相似文献
2.
光分组交换网络中光纤延迟线缓存技术   总被引:2,自引:2,他引:0  
光分组交换网是全光网络发展的必然趋势.然而,光分组交换网络发展的瓶颈是光缓存技术.目前,在光域比较现实的还是采用光纤延迟线(FDL)作光缓存.重点研究了光纤延迟线光缓存技术,对FDL光缓存技术进行了深入的分析和归纳,并对每一种光纤延迟线光缓存调度策略的优缺点都进行了细致的分析.最后指出了光纤延迟线光缓存技术的未来研究重点和发展方向.  相似文献
3.
一种提高脉冲激光测距精度的方法   总被引:2,自引:2,他引:1  
朱福  林一楠 《光电技术应用》2011,26(2):42-44,52
在介绍脉冲激光测距原理的基础上,分析了影响脉冲激光测距精度的两种主要原因,脉冲时刻鉴别误差和时间间隔测量误差对测距精度的影响。指出了针对这两种原因的解决措施,介绍了采用高通容阻时刻鉴别法和差分延迟线法时间测量等技术,实现较高的测距精度的方法,对其工作原理作了介绍。  相似文献
4.
采用倒相换能器结构的宽带SAW延迟线   总被引:2,自引:2,他引:0  
报道了两种采用倒相换能器(PRT)结构设计的声表面波宽带延迟线,一种制作于石英材料之上,另一种制作于LiTaO_3基片之上,其相对带宽均大于22%。  相似文献
5.
张祖伟  温志渝  胡晶 《半导体学报》2012,33(4):044005-6
本文设计并模拟了了一种新型的基于喇曼-奈斯衍射的微光机电(MOEMS)加速度计。该加速度计将通过MEMS技术制造,并具有与已见报导的MOEMS加速度计完全不同的敏感原理。本文详细讨论了该新型加速度计的基础理论与原理;建立了弯曲板波延迟线振荡器的3D有限元模型,进行了谐响应分析和瞬态分析,得到器件工作频率在40MHz左右;最后建立了该微型加速度计的宏模型,对该器件的可行性进行了论证。该新型加速度计具有灵敏度高、抗辐射等优点,具有很大的应用前景。  相似文献
6.
设计了在激光测高系统中基于单芯片现场可编程门阵列(FPGA)的高精度时间间隔测量模块。该模块采用高频计数器实现粗时间测量,差分延时线内插技术完成细时间测量,时间分辨率为300 ps。该芯片同时还集成了时序切割电路、回波脉宽测量和数据传输模块等。在环境温度20℃时对该测量模块进行精度测试,获得标准偏差为94.68 ps,转换成距离为1.42 cm。最后通过地面检测,整个系统在500 km范围内的一般条件下可获得测高精度±50 cm。  相似文献
7.
一种实时语音采样率转换的延迟线算法   总被引:1,自引:1,他引:0  
王泽华  王霞 《电声技术》2008,32(2):58-59,70
提出了一种有效的FIR时变分数延迟线算法,可用于实时语音采样率转换.算法中采用离散正交多项式插值,使得在相同逼近阶下插值平方误差最小;并讨论了利用延迟线实现延迟的方法.Matalb仿真结果表明了所提算法的有效性.  相似文献
8.
微机选择用于声表面波抽头延迟线的二元伪随机码m序列   总被引:1,自引:1,他引:0  
从扩频通信应用角度出发,着重介绍一种微机选择用于声表面波抽头延迟线相位编码加权的m码序列的简捷方法.  相似文献
9.
对德国MBB公司激光告警系统的技术分析   总被引:1,自引:1,他引:5  
德国MBB公司经 年的研究,并吸收了美国的转让技术,成功地研制出通用光电激光探测系统样机,其各项技术指标较为先进,在参考文献1中,对MBB公司的激光告警系统作了详细地介绍,在此基础上,本文根据该公司近年来申请的专利,对此作更进一步剖析。  相似文献
10.
In the paper we propose a novel architecture and implementation of 11-bit Digital Pulse Width Modulator (DPWM) circuit based on previously known building blocks. Linearized Class-AD Double-sided (LADD) algorithm has been used to calculate the DPWM signals of the 11-bit resolution hybrid DPWM for a Class-AD digital audio amplifier. Noise-shaping process is used to support high fidelity with practical values of time resolution. The proposed DPWM circuit is composed of 8-bit counter and Analog Delay Locked Loop (ADLL) using 4-bit tapped delay line. A dual ADLL employing coarse and fine programmable delay element is used to adjust the delay time of delay line and lock it to required time. The coarse- as well as fine-delay lines are implemented as a cascade of variable-delay elements based on shunt capacitor delay element or single-ended Schmitt trigger. The proposed 11-bit DPWM circuit, at a switching frequency of 352.8 kHz and clock generator frequency of 90.3 MHz allows us to attain SNR of 120 dB and THD of the output signal less than 0.1% within the audio baseband and modulation index M=0.95. Basic verification of circuit manufacturability and simulation results (Monte Carlo analysis) for real CMOS process are presented.  相似文献
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