基于GMSL的车载摄像系统研究

为了实现车载高清视频长距离、低损耗地传输,研究了基于吉比特多媒体串行链路(Gigabit multimedia serial link, GMSL)技术的车载摄像传输系统的框架及其原理。通过对车载摄像传输系统的硬件电路、硬件编解码以及视频信号编码原理的探究,设计了一款车载前视摄像系统。首先,根据调研结果,模拟出传输系统整体环境框架。接着,对供电电源以及视频信号初始编解码的研究结论加以实际运用,使其能够稳定编码并有效传输视频信号。然后,进一步探究加串器/解串器架构,在完成配置硬件的同时,对数据波形进行采集、归纳和总结。最后,分析恢复后所得的信号及图像质量并给予评价,从而完成对基于GMSL的车载摄像系统的研究。实验结果表明,本摄像系统实现了串行、解串的功能。该功能可以使用GMSL技术调制出能够有效传输15 m的视频信号。在主控对该视频信号解串后,最终能够得到稳定、实时的高清视频图像。研究成果表明,基于GMSL的车载摄像系统基本能够实现长距离、低损耗地传输分辨率为720 P的视频图像。进一步,此次研究成果能服务于当下的汽车自动驾驶。     

8位LVDS串行器的设计研究

这篇论文主要分析了用于高速数据传输的LVDS技术以及该技术常用的一个接口电路-串行器。它主要包括一个LVDS驱动器、并串转换器、以及产生多相时钟的锁相环电路．本文重点介绍了一种能够实现高速转换的并串转换器，这个串行器的数据转换速率达到了250Mbyte／s，并且其传输速度达到了2Gbps。     

超高清LED显示屏单卡网线控制系统设计

针对目前2×1 Gbit/s网络LED显示屏控制器带宽偏低的不足,设计了一种基于10 Gbit/s以太网IEEE 802.3an标准,采用双绞线作为传输媒质,传输距离达到100 m的超高清LED显示屏单卡网线控制系统。音视频采用HDMI 1.4a/DVI双输入,通讯采用10 GbE LAN/WAN PHY,信息处理采用了具有XAUI/SGMII接口的中高档现场可编程门阵列(FPGA),屏体显示分配采用了千兆网矩阵分流技术,从而实现单卡控制的LED显示屏4K2K、3D显示和音频同步播放。     

基于FPGA的SER/DES在量子密码通讯中的应用

在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。     

阶数自适应可变均衡器算法的研究与仿真

自适应判决反馈均衡器（OVE）f~跟踪信道时变响应并自动调整抽头系数,解决数字通信中因信道衰减和噪声引起的符号间干扰问题,从而大大降低通信系统误码率。针对在自适应均衡过程中均衡器阶数难以确定的问题,根据最优估计理论,分析判决反馈均衡器结构,研究DFE的抽头长度对均衡器均方误差性能的影响,在此基础上提出阈值可变动态长度算法,找出最小均方误差与滤波器阶数之间的折中。Matlab分析和仿真结果显示,当信道衰减和符号问干扰较严重时,均衡器阶数收敛在30阶左右,且误差可以收敛在较小范围内跟踪信道响应,并在瞬时累计均方误差准则下收敛到滤波器最优阶数。     

光纤数字通信系统5B6B编译码的FPGA实现

介绍了5B6B编译码原理,并在改进的5B6B码的基础上设计了5B6B编译码电路,实现了12条E1电路和1条100M线速以太网数据通道的混合复用。对设计数字光端机具有一定的参考作用。     

基于FPGA的SER/DES在量子密码通讯中的应用

在远距离量子密钥分发(QKD)系统中,使用基于场可编程门阵列(FPGA,field programmable gatearray)的串行器/解串器(SER/DES,serializer/deserializer)技术完成了500 Mbit/s的量子传输速率,利用低频(2 MHz)的同步信号完成对发射方和接收方的同步。根据QKD实验的需要,完成了信号甄别、伪随机数产生器、时间同步和数据编码等功能,成功搭建了基于诱骗态的远距离QKD系统。     

1.25 Gbps并串转换CMOS集成电路

分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。     

基于动态电路的高速发送端设计

为了降低高速串行接口中发送端的延迟,在研究、分析现有发送端结构的基础上,提出了新的数据跨时钟域传输方法并在实际电路中得到实现。此方法可以大幅降低数据跨时钟域传输时用于异步FIFO的延迟。而且,使用动态电路对高速发送端并串转换电路进行了晶体管级的改进,放松了关键路径的时序要求,使发送端整体电路能运行在更高的频率下。发送端电路使用40nm CMOS工艺实现,实际芯片测试数据表明,使用该电路的发送端可以稳定工作在13Gb/s的速率下。     

低压差分信号技术综述

低压差分信号(LVDS)技术是一种小振幅差分信号技术,它降低了供电电压和逻辑电压摆幅,可有效提高数据传输速率,为高速数字系统带来了新的生机。论述了LVDS技术的基本原理,应用领域,总结了当前LVDS技术的应用方法,并对LVDS技术的应用前景做出相应的概述。