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1.
基于LSOT的高速IP路由查找算法   总被引:9,自引:0,他引:9  
由于因特网速度不断提高、网络流量不断增加、路由表规模不断扩大,IP路由查找已经成为制约路由器性能的重要原因,因而受到广泛重视。目前人们已经提出几种算法用于解决IP路由查找问题,但均不能完全满足核心路由器的要求。该文提出一种基于LSOT的IP路由查找方法,它使用可变大小段表和偏移量表,能适应SRAM和FPGA芯片内存储器容量的变化,具有查找速度高、更新时间快、存储代价低、易于实现等特点,使用FPGA设计能满足10Gbps端口速率核心路由器环境的要求,使用ASIC设计能满足40Gbps端口速率核心路由器环境的要求。  相似文献
2.
基于短前缀长度分割的高速二维分组分类算法   总被引:1,自引:0,他引:1  
分组分类是路由器根据IP分组的多个域,从分类器数据库中匹配每个输入分组,确定分组转发规则的技术,分类器为实现因特网新业务提供了统一的方式,这些新业务包括:防火墙,网络地址翻译等,二维分组分类问题在未来的因特网体系结构中占有十分重要的地位,目前,人们已经提出了几种分组分类算法,但没有一种是理想的,提出基于短前缀长度分割的二维分组分类算法,它使用短前缀长度分割(SPLS)技术对分类器集合进行分割,使得分割后的小分类器子集合可以使用巳有快速IP路由查找方法进行查找,实现时以多叉树作为基本数据结构,实验显示它具有存储需求小,平均查询时间快,更新时间快,适合于大的分类器等特点,是一种较好的二维分组分类算法。  相似文献
3.
大规模VOD网络管理系统的设计与实现   总被引:1,自引:0,他引:1       下载免费PDF全文
大规模VOD系统具有地域分散、网络结构复杂、网络设备数量与品种多、带宽利用率高以及可用性要求高等特点,其有效管理是一项极赋挑战性的工作。本文描述了一个大 规模VOD网络管理系统的设计和实现。  相似文献
4.
一种基于目录的软件事务性内存实现算法   总被引:1,自引:1,他引:0  
软件事务性内存(STM)提供同步手段,让多线程程序高效并发执行.STM算法中一般包含记录所访问的共享数据、缓冲投机修改的数据以及处理事务冲突.STM中的主要开销在于维护共享数据访问记录和一致性验证.维护共享数据访问记录主要目的是便于进行验证.冲突检测(conflict detection)判断两个事务能否同时提交,而验证(validation)确保每个线程看到的数据状态是一致的.给出了关于STM一个简单模型,证明在STM中对共享数据的修改是线性的.提出的LDSTM算法通过在目录中维护版本信息,可以在读取各个共享对象时快速确定事务的内存视图是否处于一致状态,可以极大减少冲突检测和验证的开销.该算法可以实现早期发现写一写冲突,减少无效计算.在单线程情况下该算法开销很小.实验数据表明,LDSTM简单高效,冲突检测和验证开销减少明显.  相似文献
5.
由于因特网速度的不断提高、网络流量的不断增加和路由表规模的不断扩大,IP路由查找已经成为制约核心路由器性能的主要瓶颈。目前已有几种解决高速IP路由查找问题的 算法,但均不能完全满足核心路由器的要求。本文提出了一种基于可变大小偏移量表的IP路由查找方法,它具有查找速率高、更新时间快、存储代价低、易于实现等特点,能 能满足10Gbps核心路由器环境的要求。  相似文献
6.
传统虚通道流控技术的片上路由器通过增加虚通道缓解排头阻塞引起的链路吞吐率下降以及网络拥塞的同时,面临缓冲区低利用率、仲裁开销较大等问题.而动态虚通道流控的片上路由器虽可通过动态管理缓冲单元,提高缓冲区利用率与链路吞吐率,但却不可避免流控与仲裁逻辑复杂度与开销的快速增长.为了提高链路吞吐率与缓冲区利用率,获得较好的性能与开销折中,提出一种动态分配虚拟输出队列结构的片上路由器DAVOQ,该结构通过快速链表动态组织虚拟输出队列,同时使用超前路由机制以简化仲裁逻辑,优化流水线.模拟与综合的结果表明,相比传统虚通道路由器,DAVOQ路由器改善报文传输延迟与吞吐率的同时,在0.13μm CMOS工艺下,节省了15.1%的标准单元面积与12.9%的漏电流功耗;而相比动态虚通道路由器,DAVOQ路由器能够以较小的吞吐率损失获得可观的延迟改善,同时节约15.6%的标准单元面积与20.5%的漏电流功耗.  相似文献
7.
片上硅面积和功耗受到严重限制,报文缓冲区容量也受到严重限制,如何高效使用报文缓冲区是NoC设计的关键问题之一.动态划分虚通道缓冲区是高效使用报文缓冲区的有效方法之一,但会增加拥塞程度,甚至出现无限拥塞的情况.提出一种基于二步流控方法的片上动态虚通道(DAVC)路由器,该二步流控方法将报文分成报文头和报文体两部分分别运用流控算法.实验结果表明:与静态虚通道(SAVC)片上路由器相比,在缓存容量相等的情况下,DAVC路由器能提高23.2%的吞吐率,传输延迟降低27.2%;在DAVC缓存容量减半的情况下可获得相近的性能,节省28.3%的面积与23.8%的漏电流功耗.  相似文献
8.
针对DSP CPU的算术运算逻辑单元(ALU)与移位部件在性能、功耗与面积上面临的挑战,研究了X型DSP的CPU体系结构,在对X型DSP ALU部件和移位器部件相关指令进行归类分析的基础上,设计实现了ALU部件和移位器部件.采用Design Compiler综合工具,基于SMIC公司0.13μm CMOS工艺库对ALU移位部件进行了逻辑综合,电路功耗共为4.2821mW,电路面积为71042.9804μm2,工作频率达到250MHz.  相似文献
9.
为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth 2编码算法和4:2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器.使用逻辑综合工具Design Compiler,采用第三方公司0.13 μm CMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500 MHz,面积67529.36 μm2,功耗22.3424mW.  相似文献
10.
在科学计算、数字信号处理、通信和图像处理等应用中,除法运算是常用的基本操作之一。基于SRT-8除法算法,设计一个SIMD结构的IEEE-754标准浮点除法器,在同一硬件平台上能够实现双精度浮点除法和两个并行的单精度浮点除法。通过优化SRT-8迭代除法结构,提出商选择和余数加法的并行处理,并采用商数字存储技术降低迭代除法的计算延时,提高频率。同时,采用复用策略减少硬件资源开销,节省面积。实验表明,在40nm工艺下,本设计综合cell面积为18 601.968 1μm2,运行频率可达2.5GHz,相对传统的SRT-8实现关键延迟减少了23.81%。  相似文献
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