同时非均匀分段和非统一缓冲器插入算法

提出了非均匀分段和非统一缓冲器插入算法,针对长互连线驱动大负载的问题,采用逐级增大的缓冲器驱动模型并调节不同缓冲器之间线段的长度,解决了缓冲器插入获得最小延时、减少插入数目和降低计算量的问题,给出了缓冲器插入延时的准确估计.该算法充分考虑了连线的电阻和电容效应,以及芯片上不能随便插入缓冲器的块对缓冲器插入算法的影响.实验表明,该算法可以很好地解决长线网驱动大负载问题,在布图布局阶段采用该算法可以对长互连线驱动大负载的情况给出准确的估计,保证设计和时序收敛,并节省布线资源.     

基于串扰影响的混合时序分析

针对产生串扰所需的耦合电容、信号翻转方向及时序信息，提出了包括串扰目标选择、串扰逻辑关系验证的混合时序分析算法。该算法在混合时序分析中引入测试生成，通过考察信号间的时序和逻辑关系来验证耦合电容处是否有串扰发生，并在串扰条件下验证电路的时序是否收敛。实验证明，该算法真实地反映了电路中串扰的分布情况，所得的延时分析结果也更为准确。     

调整门和连线尺寸以减小串扰的拉格朗日松弛法

本文给出了一个布线后减小串扰噪声的算法。该算法通过调整逻辑门和互连线的尺寸有效地减小了串扰噪声，在减小噪声的同时约束电路的最大延时，使得在串扰噪声和时序都满足约束的条件下最小化芯片面积。算法保证了改变逻辑门和线网尺寸不会破坏电路的时序约束。实验结果证明，本算法有效地减小了串扰。此算法不需回到布线阶段来优
优化串扰，减少了设计迭代次数，加快了设计收敛时间。