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提出了一种新型带有负反馈的分段曲率校正带隙电压基准源,该基准源的主要特色是利用温度相关的电阻比技术获得一个分段曲率校正电流,校正了一阶带隙基准源的非线性温度特性. 该分段线性电流产生电路还形成了一个负反馈,以改善带隙基准源的电源抑制和线性调整率. 测试结果表明:在2.6V电源电压下,该基准源在没有采用校正的条件下,在-50~125℃温度范围内实现了最大21.2ppm/℃温度系数,电源抑制比为-60dB. 在2.6~5.6V电源电压下的线性调整率为0.8mV/V. 采用中芯国际(SMIC) 0.35μm 5V n阱数字CMOS工艺成功实现,有效芯片面积0.04mm2,其总功耗为0.18mW. 该基准源应用于3, 5V兼容的光纤接收跨阻放大器. 相似文献
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SoC平台——Parterre的实现 总被引:1,自引:0,他引:1
本文主要介绍由哈尔滨工业大学微电子中心开发的SoC平台——Parterre的功能。包括基于RTEMS实时操作系统和cycie—accurate仿真器的软件开发平台,基于三总线的芯片/FPGA开发平台,基于AMBA总线协议和VCI接口的IP开发平台。以及基于CPU指令集为测试向量的Debug平台。利用该平台可以快速的进行SoC模型的定义和芯片的开发。 相似文献
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基于深亚微米MOSFET的短沟道效应(迁移率退化、热载流子效应、体电荷效应、沟道长度调制效应等),提出了一种高频沟道噪声分析模型.该分析模型不仅具有较高的精确性,而且只包括MOSFET的工艺参数和电学参数,不含有微积分和拟合参数,较大地提高了MOSFET高频噪声模型的易用性.根据MOSFET的高频等效电路,得出了MOSFET的噪声系数模型.实验结果证明,提出的深亚微米MOSFET高频噪声模型的仿真结果与测试结果的平均误差不到0.4 dB,并与其他高频沟道噪声分析模型进行了比较. 相似文献
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一种低功耗高性能的滑动Cache方案 总被引:2,自引:0,他引:2
Cache存储器的功耗占整个芯片功耗的主要部分.针对不同类型的应用程序对指令和数据Cache的容量实时需求不同,一种滑动Cache组织方案被提出.它均衡考虑指令和数据Cache需求,动态地调整一级Cache的容量和配置,消除了Cache中闲置部分产生的功耗.SPEC95仿真结果表明,采用滑动Cache结构不但降低了一级Cache的动态和静态泄漏功耗,而且还降低了整个处理器的动态功耗,提高了性能.滑动Cache比两种传统Cache结构和DRI结构的一级Cache平均动态功耗分别降低21.3%,19.52%和20.62%.采用滑动Cache结构与采用两种传统Cache结构和DRI结构相比,处理器平均动态功耗分别降低了8.84%,8.23%和10.31%,平均能量延迟乘积提高了12.25%,7.02%和13.39%. 相似文献
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系统级建模是大规模集成电路设计的一个重要阶段,它实现了设计从文本规范向功能实现的过渡,传统方法中一直使用硬件描述语言(HDL)来完成系统级建模,其弊端在于建模的效率低不适应如今SoC设计的要求。SystemC作为一种基于C 语言的新型硬件设计语言较已有的HDL语言在系统级建模、软硬件协调设计方面更具优势,因此也更适用于SoC的设计建模,该文介绍了SystemC的最新版本SystemC2.0的使用特点以及如何利用其进行SoC顶层设计的方法,并通过对一个短消息平台的建模实例说明如何具体使用SystemC2.0,通过与传统方法的比较可以得出结论,SystemC可以迅速有效地实现SoC系统级的建模。 相似文献
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