基于混合特征LLE融合与SVM的质量异常模式识别

针对生产过程中存在的异常模式识别的问题,提出基于LLE融合与支持向量机的质量异常模式识别方法。首先从动态数据流中提取其原始特征、统计特征、几何特征并将其进行混合,形成动态数据流的混合特征,然后利用LLE算法对混合特征进行降维,将降维后的特征集作为MSVM分类器的输入进行训练,同时采用粒子群算法对MSVM分类器进行参数寻优。最后用训练好的模型对动态数据流进行异常模式的识别。并将所提方法与单一类型特征方法、混合特征方法的识别模型进行比较,仿真结果和应用实例表明,所提方法的识别精度较高,可用于生产过程的质量异常模式识别中。     

黑曲霉N5-5单宁酶的纯化及酶学性质测定

采用中空纤维膜超滤和葡聚糖凝胶层析相结合的方法对黑曲霉N5-5单宁酶进行纯化,然后对纯酶性质进行测定。结果显示,黑曲霉N5-5单宁酶用该方法纯化后,可纯化近20倍,酶活力可回收23.30%。对纯酶作十二烷基硫酸钠-聚丙烯酰胺凝胶电泳分析,可知黑曲霉N5-5单宁酶为分子质量64.2 k D的单肽链蛋白。纯酶的酶促反应最适温度为45℃,且在25~45℃范围内热稳定性良好;酶促反应最适p H值为5.0,且在p H 5.0~5.5范围内酸碱稳定性良好。另外,反应动力学测定结果表明,该酶对底物没食子酸丙酯的米氏常数K_m为0.916 mmol/L,最大反应速率vmax为0.877 mmol/(L·min)。     

浅谈高职院校速录技能人才的培养

中文速记在我国速记界元老唐亚伟教授发明了第一部中文速录机后,开始进入了一个划时代的发展阶段.速录机不仅促进了汉语语言与现代科技的紧密结合,而且创造了一个崭新的行业,为社会提供了数以万计的就业机会.因此,培养速录技能人才,对于高职院校来说尤其重要.     

基于新的优化修正函数的模糊控制器设计

本文提出了一种基于新的优化修正函数的模糊控制方法,该方法根据误差E和误差变化EC修改规则调整因子α,不仅体现了按误差大小自动调节误差E对控制作用的权重,而且也考虑到误差变化EC在系统的各个运行阶段对控制性能有不同的影响,从而使该模糊控制器具有更好的适应非线性、时变、不确定性等复杂难控对象的能力.最后利用MATLAB的SIMULINK进行仿真研究,结果表明,该控制器具有较强的抗干扰能力和鲁棒性,有较好的动、静态控制精度.     

LabVIEW与PSpice相结合用于分析和设计电子电路

阐述了将LabVIEW与PSpice相结合用于分析和设计电子电路的方法,并通过一个高通滤波器的设计作为实例,着重说明了如何用Labview语言读取PSpice仿真所得数据。这样就可将PSpice的仿真结果和设计原型通过LabVIEW获得的真实测量值相结合,设计工程师们可以更快速见到仿真结果与实际测量值的差异,从而在产品研发过程中快速诊断误差所在,并进行相应性能调整。     

基于新的优化修正函数的模糊控制器设计

本文提出了一种基于新的优化修正函数的模糊控制方法,该方法根据误差E和误差变化EC修改规则调整因子α,不仅体现了按误差大小自动调节误差E对控制作用的权重,而且也考虑到误差变化EC在系统的各个运行阶段时控制性能有不同的影响,从而使该模糊控制器具有更好的适应非线性、时变、不确定性等复杂难控对象的能力。最后利用MATLAB的SIMULINK进行仿真研究,结果表明,该控制器具有较强的抗干扰能力和鲁棒性,有较好的动、静态控制精度。     

基于NI-LabVIEW的Fuzzy-PID控制器设计

设计一种Fuzzy PID控制算法 ,在LabVIEW平台上进行仿真研究 ,结果表明 ,该控制器具有较强的抗干扰能力和鲁棒性 ,有较好的动、静态控制精度     

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题，多时钟域设计的一个难题是如何避免亚稳态的产生，异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口，它们之间不需要互相握手，只需跟接口FIFO模块进行交互就可以了，使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的，采用VHDL语言设计，通过对设计进行简单的修改，即可用于各种不同的系统的设计，经过充分测试和优化，该异步FIF0运行稳定，占用FPGA内部资源也非常少。     

一种简易的UART IP核的设计与实现

文章主要介绍一种简易通用的UART IP核的设计。UART作为一种短距离、低成本通信的串行传输接口,随着嵌入式系统的迅速发展,已成为SoC(System on Chip)芯片中的一个重要部件,在数字通信中得到了广泛的应用。本设计在对UART的串行通信协议进行详细分析的基础上,采用Verilog HDL语言对ALTERA的Cyclone系列FPGA进行设计,用一片FPGA实现了UART的发送、接收和波特率发生等功能,并验证了结果。这种灵活的设计方法使整体设计紧凑、小巧,提高了系统的兼容性,节约了硬件成本,具有较强的推广价值。     

VGA控制器IP核的FPGA实现

随着高速图像处理的发展,VGA控制器IP核已成为SoC芯片中的一个重要部件.这里介绍一种使用FPGA芯片实现对VGA控制器的Verilog HDL设计方案.该方案采用FPGA设计VGA接口以将要显示的数据直接送到显示器上,加快了数据的处理速度,提高了系统的兼容性,比同类控制器有着占用资源少、时钟延迟小等特点.