高性能路由器中CAM控制器的设计

CAM以强大的查表性能,被广泛应用到高性能路由器中.按照定制的CAM存储体规范,提出了一个详细的CAM控制器的设计方案.该方案可以对8级CAM存储体进行控制,每个存储体可以配置独立的ID值,支持只对具有某一ID值的CAM块进行独立的搜索操作.搜索操作能够给出最高优先级匹配的命中结果.采用8级流水结构对8个存储体进行控制.搜索指令与搜索指令背靠背执行时,只需要间隔一个空周期,实现了快速的搜索操作.     

半圆环嵌套多频印刷天线

文章从多频天线的研究现状出发,提出了具有多频特性的半圆环嵌套天线,通过电磁仿真软件CST Microwave Studio？仿真研究了半圆环的外半径、宽度和嵌套数目对通频带的中心频率、带宽和通频带个数的影响;设计了可工作于24GHz、3．5GHz、5．2GHz以及5．8GHz四个频段的共面波导馈电的印刷单极子天线,在此基础上设计了平衡微带线馈电、以嵌套半圆环为辐射单元的对称振子天线,并制作了两种天线实物进行测试,实验结果与仿真吻合较好,验证了设计思路的正确性。     

基于FPGA的软硬件协同仿真平台的数据通路设计

针对当前SoC设计过程中仿真速度过慢的问题,基于PLI机制,设计了一种能够有效支持基于FPGA的软硬件协同仿真平台的数据通路.其中PC端利用仿真工具和winsock API构建了激励产生和传输的下行通路,在FPGA端,利用Microblaze组成的SoC建立仿真数据加载和结果反馈的上行通路,同时两端通过以太网实现物理传输.最后,上述方案在Xilinx开发板实现,实验结果表明,该设计能够有效提高仿真效率并且能够支持大规模SoC的软硬件协同仿真,同时具有硬件开销小、通用性强等优点.     

降低OFDM信号PAPR的低复杂度PTS方法

为了改善正交频分复用(oFDM)信号的峰均比(PAPR)性能,提出了一种低复杂度部分传输序列(PTS)方法.首先通过分析备选信号的特点,需要搜索的相位因子向量个数从64减少到16而没有蜂均比(PAPR)性能的损失,从而减少了相位因子搜索时间.然后采用分组的概念,重新分配旋转因子乘法的操作时间,使用基于路径的常数乘法器代替复数乘法器,从而降低硬件消耗.与4个完整的基2~3单路径延迟反馈IFFT相比,文中的1FFT单元的复数乘法器、复数加法器和寄存器的硬件消耗分别降低了58.8%,28.6%和75.6%,并且,不需要ROM存储旋转因子.此外,由于所需相位因子向量的特点,PAPR优化单元中的硬件消耗能够被进一步降低.     

一类非线性四阶常微分方程边值问题正解的存在性

用一种较简单的方法建立了非线性四阶常微分方程边值问题{u（4）（t）=f（t,u9t）,u″（t）0,t∈（0,1） u（0）=u（1）=u″（0）=u″（1）,正解的存在性结果,对非线性项f只要求其满足一个局部条件．     

32位SPARC嵌入式处理器的设计及应用

本文阐述了32位嵌入式处理器S698的设计、实现及其应用设计，并着重介绍了S698处理器芯片的体系结构、功能、片上外设配置，以及S698处理器的芯片开发系统和应用开发系统；本文也简述了基于S698处理器的Compact PCI系统板的应用设计。     

PCI总线的未来发展

随着计算机的发展，L／O带宽的需求日益增加，现有PCI总线已经无法满足其需求。PCI—X总线和PCI Express总线是PCI总线的两个发展方向。PCI—X总线目前已占据服务器领域，而PCI Express总线最终将在整个计算机行业占据主导地位。     

支持多种流量分布的片上网络性能评估技术研究

首先给出了评估片上网络的性能指标定义及其理论计算公式;接着,通过建立空间上不同流量分布的统一模型和时间上分别符合泊松和自相似分布的流量注入机制,构造了片上网络的流量产生模型.最后,采用了分层逐级抽象的建模方法,搭建了适用于多种流量分布的片上网络性能评估平台,并结合一个具体的NoC实例验证了该平台的正确性.     

AHB-PCI桥的设计及其验证方法

本文首先简要介绍了AMBA总线和PCI总线的协议特点，并在此基础上详述了AHB-PCI桥的功能及其设计思路，文章最后是关于AHB—PCI桥的一种验证方案。本设计采用TSMC0．25μmCMOS工艺进行逻辑综合，总电路规模约为35230门。目前本设计已嵌入到SoC设计中并通过了FPGA原型验证。     

一种IDE接口控制器内核的设计

本文从外部接口、体系结构、模块功能划分等方面详细介绍了一种基于ATA／ATAPI-5标准的IDE接口控制器内核的设计。通过仿真和FPGA实现对内核的性能、面积和功耗进行了评估。