CPU桥ASIC设计中CPU模拟器的设计

功能模拟是设计高性能微处理器接口ＡＳＩＣ芯片的重要环节,目的是消除ＡＳＩＣ的功能性设计错误。为了更好地对ＡＳＩＣ芯片进行模拟,需要灵活、方便、能够体现微处理器行为的ＣＰＵ模型,文章将介绍了对一个ＣＰＵ行为模拟器的开发。     

一种高效SMP Cache一致性协议及其实现技术的研究

结点控制器是并行多处理机计算机系统设计中除CPU外的最复杂部件,随着设计工艺水平的提高,它的功能也日益增多。文章将深入介绍SMP多处理机系统结点控制器设计中的一种高效Cache一致性协议以及实现方面的关键技术。     

一种硬件预取机构及其对系统影响的研究

存储器访问延迟已经成为高性能微处理器性能发挥的关键障碍之一。预取是隐藏访存延迟的重要手段。其通常做法是显式执行指令将数据在实际使用前先和取到离微处理器附近的地方,但是这种方法增加了程序设计人员的负担。本文提出了一种硬件预取方法,即在存储控制器中设计一个VPFB机构用来隐藏访存延迟,并通过模拟分析了它的效果。     

一种基于二叉树的Cache一致性目录方法

本文提出了一种高度并发的Ｃａｃｈｅ一致性方法，着重描述了它的并发性，并且通过和ＩＥＥＥＳＣＩ协议的性能比较，表明这种Ｃａｃｈｅ一致性方法具有较好的伸缩能力，适于Ｓ２ＭＰ结构。     

系统域网络总线接口实现技术

本文介绍了一个基于硬件虚拟接口结构的系统域网络（HVIA-Net)接口的逻辑实现，提出了基于硬缓冲的PCI接口实现技术和超长突发技术，并给出了模拟性能。     

基于IA64架构的虚拟哈希页表的研究与实现

虚拟哈希页表（VHPT）是高性能微处理器系统实现虚拟地址到物理地址的转换映像，是存储管理的关键技术之一。本文在讨论IA64微处理器地址空间的基础上分析了单地址空间（SAS）和多地址空间（脑）模型的应用需求，研究了长格式、短格式两种页表映射机制，实现了基于这两种格式的64位虚地址空间的哈希地址算法，增强了虚地址转换的
性能。模拟结果表明，该设计与IA64架构兼容。     

一个工作负载驱动并行结构模拟器的设计与实现

简单介绍了并行多处理机结构模拟现状，讨论了一个实际工作负载驱动模拟器的设计与实现。     

面向多核处理器的可配置缓存一致性协议设计与实现

多核处理器需要维护缓存的一致性问题.基于目录的一致性协议具有较好的扩展性、较低的延迟,应用较多.分布式目录访问带宽高、目录查询速度快、物理实现灵活.分布式 目录一致性协议设计复杂度高,验证困难,为了降低自主CPU研发和产业化的风险,提出了一种面向多核处理器的可配置分布式目录控制单元(configurable distribute directory unit,CDDU),通过微操作机制,实现动态配置缓存一致性协议.该设计增加了多核系统缓存一致性协议的灵活性与容错性,可以实现协议状态转换和协议流程的配置,能够解决由于一致性协议设计缺陷导致的功能故障,可以防止一致性协议设计不足引起的死锁.测试结果表明:设计方案展现了良好的可配置性、可扩展性,避免了死锁产生,代价是少量的性能损耗以及面积开销.主要思想在自主飞腾64核处理器中进行了实现,为确保处理器的协议正确性发挥了重要作用,同时在该芯片的多路扩展实现过程中提高了协议的鲁棒性,消除了潜在的死锁.     

高性能通用微处理器体系结构关键技术研究

X处理器是我国自主设计的基于EPIC思想的高性能通用微处理器．介绍了8级流水线和OLSM执行模型，以很少的硬件代价克服了基本EPIC模型的局限性．设计了一种多分支预测结构，支持多条分支指令的并行执行，并通过判定执行减少分支指令的数目；设计了两级cache存储器，提出DTD低功耗设计方法，并通过前瞻执行隐藏访存的延迟．最后，展望了高性能通用微处理器的发展趋势．     

多核Cache稀疏目录性能提升方法综述

受限于功耗,十多年前通用微处理器就停止追求更高的主频转而向集成更多处理器核的方向发展;同时,随着晶体管密度按摩尔定律不断提高,单片可集成的处理器核数成倍增长,片上多核、众核处理器已成为高性能微处理器发展的主流。未来千核级通用众核处理器支持共享存储编程模型是一种必然趋势,但传统的Cache一致性目录结构面临着查找延迟高、目录项替换频繁以及硬件代价和功耗可扩展性有限等问题。稀疏目录实现了传统目录结构硬件开销与一致性维护效率的折衷,被认为是众核处理器维护Cache一致性的一种高能效、可扩展结构。综述了近年来提高稀疏目录性能的相关研究与方法,并对其在面积、访问延迟、功耗和实现复杂性等方面进行分析,归纳出这些方法各自的优点和存在的不足,对创新设计未来高性能众核处理器共享存储体系结构具有一定的参考价值。