基于TCL语言和边界扫描技术的存储器测试脚本设计

为了提高存储器的边界扫描测试软件的通用性,提出一种基于TCL语言及边界扫描技术的存储器测试脚本设计方案。结合存储器测试理论及边界扫描逻辑簇测试技术,研究基于TCL脚本语言的存储器测试脚本设计方法,用以在进行存储器簇测试时描述存储器自身的读写特性及与其外部边界扫描测试单元的连接关系等,并给出HY6264SRAM静态存储器功能测试的例子。通过测试验证,使用TCL脚本语言与高级语言联合编程能够提高边界扫描测试软件的工作效率。     

板级SRAM的内建自测试（BIST）设计

板级SRAM的内建自测试的设计，是为了确保板级SRAM的可靠性。考虑到板级SRAM各种故障模型，选择使用March C-SOF算法，其对呆滞故障、跳变故障、开路故障、地址译码器故障和字节间组合故障有100％的故障覆盖率，优化面向“字节”的March C-SOF算法和扩展延时元素后，算法可对SRAM进行字节内组合故障和数据维持力故障测试。同时在只增加少量成本的情况下，使用FPGA构成存储器的BIST控制器，可以满足SRAM的可测性的要求。     

依托科研资源优势的大学专业课作业设计

大学专业课作业设计意在将科研成果应用于课堂教学实践中.通过提出专业课作业设计具有五要素的观点,在大学生作业心理调查的基础上,结合某专业课的教学,举例说明了科研项目、成果等资源应用于作业设计的方式和步骤.根据文中给出具体的作业设计题目以及作业的反馈信息,分析表明所提出的方法对于提高作业效果具有较好的促进作用.由于所选取的专业课程具有的代表性,其研究结果具有一定的实用价值.     

基于TAM分组策略的SoC测试多目标优化设计

在片上系统芯片（System-on-Chip ,SoC）测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素。在基于测试访问机制（Test Access Mechanism ,TAM ）分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解。以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率。     

痉挛对双瘫型脑瘫儿童下肢肌肉相关性的影响

为了探究双瘫脑性瘫痪儿童下肢肌肉相关性,并分析痉挛特性对双瘫患者下肢肌肉相关性的影响,文章采用表面肌电信号作为信息来源。对 12 例脑瘫患儿进行下肢腓肠肌和胫骨前肌肌电信号采集以及肌张力测试。信号经过 Acqknowledge 软件进行滤波处理,所得数据采用 SPSS 19.0 软件进行统计学分析。实验结果表明,痉挛特性减弱了双瘫患儿下肢肌肉相关性。该研究为脑瘫患儿的基础研究及康复训练提供了参考依据。     

应用于光刻机掩模台的自适应前馈控制

为了解决光刻机掩模台控制系统中模型参数的不确定性,提出一种带有自适应前馈的运动控制算法.该算法主要特点是以控制器的实际输出与估计输出之间的估计误差最小为优化目标,利用递推最小二乘法在线自动更新前馈系数,使前馈系数更为准确地匹配系统的运动特性.将此方法应用在光刻机掩模台上,利用四阶点对点运动轨迹作为参考位置信号进行仿真实...     

基于边界扫描技术和TCL语言的簇测试设计

在边界扫描测试技术中,由BS器件和非BS器件主成的逻辑簇测试是研究的难点问题,文章介绍了高效、简明、移植性好的TCL语言.在深入研究边界扫描簇测试原理的基础上,以实现逻辑簇测试为目的,采用了TCL嵌入C++的方法实现测试用例的脚本化,完成了基于TCL语言的Cluster测试脚本设计;通过对数字电路实验板的测试结果分析,得到了使用TCL脚本语言与C++联合编程能够实现簇测试,并且可以提高边界扫描测试软件工作效率的结论,具有较好的应用前景。     

基于电路分块方法的超大规模集成电路测试技术

随着集成电路工艺和规模的飞速发展,使得VLSI测试变得日益困难,因此测试技术成为VLSI领域的一个重要研究课题。在分析VLSI测试的瓶颈问题基础上,介绍了几种电路分块算法,分析了分块算法对于VLSI测试的必要性。利用分块算法将原始电路划分为若干子块有利于采用不同BIST结构对子块进行测试,使得一定时间内电路翻转次数降低,而功耗也随之降低;通过比较并行BIST和扫描BIST的实验结果,发现并行BIST获得的系统故障覆盖率高于扫描BIST。     

基于LFSR优化的BIST低功耗设计

在BIST(内建自测试)过程中,线性反馈移位寄存器作为测试矢量生成器,为保障故障覆盖率,会产生很长的测试矢量,从而消耗了大量功耗。在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,介绍了几种基于LFSR(线性反馈移位寄存器)优化的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,实现测试低功耗要求。     

基于DSP的ADC测试功耗优化设计

随着大规模混合信号集成电路设计水平及复杂性的不断提高,对其进行测试的难度与成本变得越来越高,而测试功耗过高已经成为影响测试成本的一个重要因素。ADC作为混合信号电路的典型代表,已经应用在了各种集成模块上。文章中为降低ADC测试功耗,对ADC的测试结构进行了部分改进,并运用遗传算法搜索了低功耗测试激励。理论研究及仿真实验表明,优化后的结构和低功耗测试激励较优化前能同时降低测试时的峰值功耗和平均功耗。