动态重构硬件加速中的性能开销建模

近年来,随着可重构计算方法和可重构硬件特性的不断演进,基于FPGA动态部分重构技术构建运行时可重构加速器已经成为解决传统加速器设计中硬件资源限制问题的重要途径。然而,区别于传统静态重构加速器,FPGA的动态重构开销是影响硬件加速整体性能的重要因素,而目前尚缺少能够在可重构硬件设计的早期阶段进行动态重构开销精确估算的相关方法。为此,通过对主流FPGA的比特流配置文件进行剖析,提出了一种基于可重构功能模块消耗的资源估算相应部分重构比特流文件大小的方法,并在此基础上构建了运行时重构的性能开销模型。作为验证,在Xilinx VC709 FPGA平台对神经网络计算方法如Winograd算法、FFT算法、GEMM算法和加密算法如AES、DES等进行了动态重构模式下的硬件部署。实验结果表明,所提出的性能开销模型可以对不同算法的动态重构开销进行快速评估,并达到了平均98%的准确率,能够便捷地应用于动态重构加速器设计中。     

一种神经网络指令集扩展与代码映射机制

近年来,卷积神经网络（CNN）在图像识别和分类领域的高精度表现使其在机器学习领域受到了广泛关注.然而CNN的计算与访存密集特性给需要支持各种负载的通用处理器带来了巨大压力.因此,涌现了大量CNN专用硬件加速器.它们虽然提高了效率但却缺乏灵活性.基于新兴的RISC-V架构设计了包含10条矩阵指令的专用指令集RV-CNN.通过抽象典型CNN中的计算为指令,该指令集可灵活支持CNN推理过程并具有比通用ISA更高的代码密度.在此基础上,提出了代码至指令的映射机制.通过在Xilinx ZC702上使用该指令集构建不同网络模型后发现,相比于x86处理器,RV-CNN平均具有141倍的能效和8.91倍的代码密度;相比于GPU,平均具有1.25倍的能效和1.95倍的代码密度.另外,相比于以往的CNN加速器,该设计在支持典型CNN模型的同时仍具有不错的能效.