一种直升机配电盒线路逻辑测试设备的设计与实现

为降低X系列直升机多型左/右配电盒线路通电测试所带来的测试风险，将其线路逻辑测试分为不加电情况下的线路导通测试与加电情况下的线路通电测试两类，两者均包括交流主通路、直流主通路和其他控制线路三类测试。为满足X系列直升机多种左/右配电盒整机线路逻辑测试需求，采用自动测试理论进行测试设备的研制。利用各种程控部件(包括数字万用表、电压源/电流源等)和自研的适配器箱、接触器箱搭建测试设备硬件平台，并基于VC++ 6.0开发相应的测试软件。最后针对X系列某型直升机左/右配电盒，对测试设备功能进行测试验证，测试结果表明其有效性。所做研究对其他系列直升机配电盒的整机线路逻辑测试具有借鉴意义。     

一种基于推测代价评估的推测多线程并行粒度调节方法

传统的推测多线程技术总是假定程序的并行粒度大小应该随着处理器核资源数目的增加而增大,未考虑不同数目的处理器核资源对程序自身并行性能的影响作用。针对这个问题,提出一种自适应的循环并行粒度调节方法用于优化处理器核资源的分配过程。以推测级为单位,通过动态收集循环中所有推测线程的性能量化分析结果,进行推测代价评估。并利用评估结果动态调整循环的并行粒度大小,优化所分配到的处理器核资源的数目,以减少不必要的推测代价。实验表明,该方法不但在SPEC CPU基准测试程序集上能取得较好的性能提升,而且进一步优化了推测时的能耗开销。     

基于多线程和管道的协议数据驱动的框架模型设计

在基于装备的显控软件开发过程中，一般包含各种界面显示功能，通信数据收发功能，数据处理与转换功能，数据提交与分发功能。这些功能都是相互独立的部分，相互之间是异步工作的，这就需要他们之间能够相互勾连互通，相互之间能够通过内部协议数据进行驱动。功能技术实现需要借助于多线程和阻塞式读取管道协议数据的方式来实现数据驱动整个程序进行高效且实时地运转，这就大大提高了显控软件的实时性，有效地避免了界面反应迟钝和卡死的现象，也极大地提高了除界面以外其他功能独立于界面运转的实时性和对装备中显控软件以外其他与显控软件通信连接的部分应激反应的实时性。     

一种280mW,78dB SNR,88dB SFDR流水线ADC设计

为满足接收机系统的应用需求,采用标准0.18μm CMOS工艺设计实现了一款16 bit高精度高速pipelined ADC,电源电压1.8 V,采样频率120 MHz。为了降低SHA-less结构带来的非线性问题,引入高线性输入缓冲器。测试结果表明,在不明显增加芯片功耗的同时能够实现较高的性能,有效位数达到13 bit。输入信号57 MHz,幅度-1 dBFS时,SNR、SNDR、SFDR分别达到78 dBFS、78 dBFS、88 dB;输入信号313 MHz、幅度-1 dBFS时,SNR、SNDR、SFDR分别达到70 dBFS、70 dBFS、78 dB。     

模型驱动的大数据流水线框架PiFlow

复杂流程的大数据处理多依托于流水线系统，但大数据处理的流水线系统在易用性、功能复用性、扩展性以及处理性能等方面存在不足。针对上述问题，为提高大数据处理环境的构建与开发效率,优化处理流程，提出了一种模型驱动的大数据流水线框架PiFlow。首先，将大数据处理过程抽象为有向无环图；然后，开发一系列组件用于构建数据处理流水线，并设计了流水线任务执行机制。同时，为规范和简化流水线框架的描述，设计了基于模型驱动的大数据流水线描述语言——PiFlowDL，该语言以模块化、层次化的方式对大数据处理任务进行描述。PiFlow以所见即所得(WYSIWYG)的方式配置流水线，集成了状态监控、模板配置、组件集成等功能，与Apache NiFi相比有2~7倍的性能提升。     

HTML5 Web Worker技术及应用研究

文章主要讨论网页前端多线程技术,首先分析了传统多线程技术原理和应用场景,然后分析了HTML5规范中Web Worker的技术原理、产生的必要性和具体应用场景,通过对比分析得出了以下结论:网页前端的工作线程和传统的多线程本质上有很大差别,它更适合由于服务器或者客户端长时间计算导致网页前端处于阻塞状态的工作场景。     

邯郸埃斯尔雾化粉末有限公司

<正>邯郸埃斯尔雾化粉末有限公司创建于1995年,占地面积10600平方米,总投资1200多万元,年生产能力1500多吨。本公司是由英国提供的世界一流的超高压水雾化、(氮气保护)生产设备和技术。现有两套水雾化、(氮气保护)生产流水线。主要产品有:1、压制-烧结制品用不锈钢系列,工具钢系列,铜合金粉末。(通用型-100目和-80目粉末。)2、粉末冶金注射成形制品,注射成形用微细(2-30微米)不锈钢粉末及其它合金粉末。     

面向机器学习的高性能SIMT处理器cache的设计与实现

为了满足机器学习中大数据、并行计算及降低处理器与主存之间的差距等要求,设计基于自主研发的SIMT处理器的流水线cache结构。依据局部性原理与LRU替换算法相结合设计专用的伪LRU替换算法,与通用的轮询、LFU、LRU替换算法共同完成cache替换算法的可配置要求,实现处理器与主存之间的快速交互。采用Xilinx公司virtex ultrascale系列的xcvu440-flga2892-2-e FPGA芯片对设计进行综合。结果表明该结构指令cache最大时延为2.923 ns,数据cache最大时延为3.258 ns,满足SIMT处理器性能要求。