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1.
提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码.所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449 μm2.后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求.将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s. 相似文献
4.
在预测轴承剩余使用寿命时,数据间的时序特性是一个可以利用的重要隐藏信息。为了更好地提取具有时序信息的特征用于预测,提出了一种基于并行多通道卷积长短时记忆网络(PMCCNN-LSTM)的剩余使用寿命预测模型。该模型主要由两部分组成:前端为并行多通道卷积网络(PMCCNN),提取信号特征,挖掘数据的时序特性,并采用逐层训练和微调的方式提升参数的收敛性;后端为长短时记忆(LSTM)网络,基于特征进行剩余使用寿命预测,并采用加权平均的方法对预测结果进行平滑处理。在一个轴承加速寿命实验的公开数据集上使用留一法验证了该模型的准确性,实验结果表明:所提模型的平均误差与最大误差分别比传统的卷积神经网络(CNN)低23.38%和15.84%,比传统的LSTM低24.14%和19.01%,比卷积长短时记忆网络(CNN-LSTM)低30.32%和23.09%。 相似文献
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6.
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传统的推测多线程技术总是假定程序的并行粒度大小应该随着处理器核资源数目的增加而增大,未考虑不同数目的处理器核资源对程序自身并行性能的影响作用。针对这个问题,提出一种自适应的循环并行粒度调节方法用于优化处理器核资源的分配过程。以推测级为单位,通过动态收集循环中所有推测线程的性能量化分析结果,进行推测代价评估。并利用评估结果动态调整循环的并行粒度大小,优化所分配到的处理器核资源的数目,以减少不必要的推测代价。实验表明,该方法不但在SPEC CPU基准测试程序集上能取得较好的性能提升,而且进一步优化了推测时的能耗开销。 相似文献
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