基于VHDL的CCD驱动时序设计

本文介绍了使用一种标准的硬件描述语言VHDL编写CCD驱动电路的新方法，给出了时序仿真波形，并验证了其可行性。     

0. 6 􀀁m CMOS 雷达天线专用控制芯片设计

雷达系统中天线控制电路完成上位机的初始化和扫描角度控制,要求具有高可靠性和低静态电流,用专用集成电路进行设计具有明显优势.采用Verilog HDL语言描述了系统的逻辑功能,超前进位结构的加/减法器提高了电路的工作速度.利用0.6 μm CMOS工艺完成了天线控制电路的物理实现,芯片面积为1.695 mm×1.631 mm.     

低能量He—Ne激光血管内照射对血脂的影响

应用低能量Ｈｅ—Ｎｅ激光血管内照射外周循环血液，结果显示：与对照组相比较，Ｔ—Ｇ差异显著（Ｐ＜０．００５），Ｔ—ｃｈ与ＨＤＬ—ｃｈ差异非常显著（Ｐ＜０．０１—０．００５）．说明低能量Ｈｅ—Ｎｅ激光血管内照射，可遏制高脂血症及心脑血管病等的发生。     

A Compositional Framework for Hardware/Software Co-Design

We describe a compositional framework, together with its supporting toolset, for hardware/software co-design. Our framework is an integration of a formal approach within a traditional design flow. The formal approach is based on Interval Temporal Logic and its executable subset, Tempura. Refinement is the key element in our framework because it will derivefrom a single formal specification of the system the software and hardware parts of the implementation, while preserving all properties of the system specification. During refinement simulation is used to choose the appropriate refinement rules, which are applied automatically in the HOL system. The framework is illustrated with two case studies. The work presented is part of a UK collaborative research project between the Software Technology Research Laboratory at the De Montfort University and the Oxford University Computing Laboratory.     

DES加密算法的VLSI实现方法

简述了DES加密算法的发展历史和核心思想,并给出了一种VLSI实现方法.并且在数据通道中采用了流水线结构,这样的结构比软件实现有着更好的加密性能.文中着重介绍了DES算法中的S-Box,替换和迭代过程.     

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。     

IEEE 1394b VersaPHY的IP核设计与实现

文章提出了VersaPHY的IP核的实现方案;根据VersaPHY协议,分析了VersaPHY的标签、数据包和寄存器,完成了VersaPHY的IP核设计;在Altera QuartusⅡ开发平台上,结合Verilog HDL语言和其自带的IP CORE实现了VP-Label寻址的数据包(读请求包、读响应包、写请求包、写响应包)的接收和发送;最后借助于QuartusⅡ集成开发环境提供的SignalTapⅡ逻辑分析仪进行验证,结果表明,该系统可以实现不同速度(100Mb/s、200Mb/s、400Mb/s、800Mb/s)的VersaPHY的数据包的传输,工作稳定可靠,满足实际应用需求。     

基于AMBA总线的IIC协议IP核设计与验证

介绍了一种基于AMBA总线verilogHDL实现的IIC主机模式的IP核设计。该模块能够在标准和快速模式下运行,能够灵活配置为十位地址寻址或七位地址寻址模式。详细说明了该IP核的架构,各部分设计及状态转换过程。最后该模块通过了系统验证,并在xilinxFPGA上转化为硬件电路实现了所有功能。     

数字可控正弦信号发生器的设计

该文采用DDS架构设计了可控正弦信号的产生方法。首先分析了数字可控正弦信号的基本原理;其次,采用Verilog HDL语言进行编程,在FPGA平台上进行了仿真及板级调试;最后,在示波器上得到了正确波形。该成果可用作一般信号处理过程的信号发生器,具有科学、准确、易实现,灵活及便携等优点。     

一种时序型总线硬件木马的植入与检测

RS总线集成电路在航空航天及工业控制领域具有广泛的应用,随着集成电路硬件木马的检测成为研究热点,作为总线硬件木马研究领域的分支,其设计越来越受关注。在常规时序型硬件木马的基础上,针对RS232总线集成电路,设计一种基于可逆计数器的时序型总线硬件木马。采用Xillix公司的ISE软件在RTL层设计相应的RS232总线Verilog代码,并在常规和可逆时序型硬件木马触发阈值呈等差递增的条件下进行Modelsim仿真分析,结果表明,在总线功能需求复杂和传输数据较多的情况下,可逆时序型木马比常规时序型硬件木马具有灵活性和较低的触发率,隐蔽性更强。