基于自适应控制电路实现的宽带高性能频率源

基于自适应控制技术,在宽带捷变频频率合成器的设计方案中同时引入自动调节滤波电路和带温度预校准功能的自动电平控制电路,有效降低了输出信号杂散,提高了输出信号的功率平坦度, 相比传统的利用分段滤波方式实现的宽带频率源,减小了模块体积。文中不仅详细介绍了这2个电路的实现过程,还从易于工程实现的角度出发,着重介绍了一些能有效降低调试工作量的方法。设计所得的频率合成器输出频率1 000 MHz~1 900 MHz,步进2 MHz,在–45 ℃~ +85 ℃的温度范围内,实现了杂散抑制优于–70 dBc,输出功率10 dBm±0.3 dBm的技术指标。     

基于双环X波段低相噪频率合成器的设计与实现

基于相位噪声特性,对数字锁相式频率合成器进行了研究和分析。在对比传统单环锁相技术的基础上,介绍了一种双环技术的X波段低相噪锁相式频率合成器。在满足小频率步进、低杂散的情况下,设计所得到的X波段频率合成器其绝对相位噪声≤-100 dBc/Hz@1 kHz。     

基于晶振倍频鉴相的C波段低相噪频率源设计

针对数字锁相技术相位噪声的构成和特性进行了探讨与研究,并在对比传统单环锁相方案的基础上,介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试,传统锁相方案在输出6 480 MHz时,相位噪声为?109.1d B/Hz@10 k Hz。而本文设计的低相噪频率源在使用同样的参考晶振、锁相环芯片以及压控振荡器的情况下,输出相同频率时,相位噪声相比传统方案改善了约8 d B。     

基于DDS激励PLL宽带低杂散频率合成器

在微波频段,为了实现小步进、低相噪的宽带频率合成器,常采用直接数字合成(DDS)激励锁相环(PLL)的方式,但要同时实现低杂散(特别是近端杂散)则相对困难。本文基于 DDS 低杂散技术进行了研究,并介绍一种改进的基于 DDS激励 PLL技术实现的宽带频率合成器,可有效改善杂散抑制指标。设计所得到频率合成器频率范围为4 GHz~8 GHz,步进为100 kHz,杂散抑制指标可以满足全频段≤-70 dBc。     

一种自适应低相位噪声相参时钟源的设计

通过锁相环电路(PLL),不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号,同时也满足了内外部系统的相参要求。通过仿真和测试,重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示,当环路带宽为100 Hz时,锁相环的输出信号在偏离载波1 kHz处的相位噪声与其内部振荡器在此处的相位噪声基本一致;而当环路带宽为500 Hz时,输出信号在偏离载波1 kHz处的相位噪声会由于环路影响,相比内部振荡器产生8 dB左右的恶化。设计所得时钟源在输出100 MHz信号时,其相位噪声优于-147 dBc/Hz@1 kHz,相比外部参考时钟信号改善了12 dB,并且其频率准确度可达1×10-9。     

线性调频雷达全相参技术

在线性调频雷达系统中,若发射机输出的脉冲信号起始相位是不相参的,则接收机不能根据回波信号解调出准确的多普勒参数。引入了前导帧序列,以控制直接数字合成(DDS)输出信号的相位初始化,从而实现最终输出脉冲信号起始相位与参考时钟相参。该方法简单实用,仅需更改FPGA程序,无需对硬件电路做任何改动。实验结果验证了该方法的有效性。