一种6.25 Gb/s带预加重结构的低压差分发送器

采用SMIC 40 nm CMOS工艺,设计了一种带预加重结构的低压差分(LVDS)发送器。低压差分驱动器采用双运放反馈控制电路,可稳定输出信号的摆幅。采用边沿检测电流注入的预加重电路,对输出进行高频预加重,克服了数据高速传输中高频信号的损失。该发送器的速率为6.25 Gb/s,输出差分信号摆幅为300 mV,预加重比例为3.5 dB,功耗为7.1 mW。该低压差分发送器可应用于高速IO物理层电路中。     

一种全差分双路延迟环形VCO的设计

采用SMIC 40 nm CMOS工艺,设计了一款采用双路延迟结构和新型延迟单元的高性能全差分环形压控振荡器。仿真结果表明,该VCO电路可实现高振荡频率和宽调谐电压,调节频率范围为5.5~8 GHz,控制电压调节范围为0~VDD。谐振频率为6.25 GHz时,消耗功耗为4.4 mW,相位噪声为-85 dBc@1 MHz。该VCO可应用于高速IO时钟恢复及频率发生器电路中。     

一种4路正交时钟校准电路的设计

采用TSMC 40 nm CMOS工艺,设计了一种正交时钟校准电路,它包含2个脉冲宽度调整环路和1个内嵌的延迟锁相环。与其他校准电路相比,本文校准电路无需50%占空比的参考时钟或者单端转差分(STC)电路,就能获得4路占空比为50%的时钟,还能调整时钟的相对相位以输出4路正交时钟。当工作频率为3.125 GHz时,该校准电路能将占空比为10%~90%的输入时钟自动调整至占空比为50%±0.2%的时钟,相位调整范围为58°~122°,电路功耗为2.2 mW,可应用于RapidIO物理层接收机电路中。     

一种新型6.25 Gb/s CTLE均衡器的设计

为了改善传统CTLE均衡器的均衡能力较低、使用大电容造成版图面积较大等缺点,设计了一款采用多级并联反馈网络的新型CTLE均衡器。该均衡器可用于高速串行通信,其频率补偿点以及补偿强度可调,能正确传输不同数据率的串行信号。基于SMIC 40 nm CMOS工艺对电路进行设计,仿真结果显示,在6.25 Gb/s的最大数据率下,最大补偿能力为13.8 dB,平均功耗为0.7 mW,版图尺寸为14.3 μm×13 μm。