一种SoC芯片在Magma Talus下的物理实现

本文介绍了一种SoC芯片架构,及其在0．18μmCMOS工艺上以Talus为主导EDA工具的物理实现。该芯片包含41个时钟域,4种低功耗工作模式,2个相互隔离的1．8V内部电源域,约有65万个标准单元,94个宏模块,250个pad,合计约900万个逻辑等效门,3600万个晶体管,芯片面积10．5mm×10．5μm。     

一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0．13umGSMCCMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5．6mm×5．6mm。     

一种适用于SoC的时钟复位管理电路设计

给出了一套适用于SoC芯片的时钟和复位管理电路设计范例,详细介绍了SoC芯片中的时钟和复位管理电路的实现方案。其中时钟管理电路支持输入时钟可选、PLL动态变频、时钟门控管理和时钟状态查询功能,能够灵活的控制各模块输入时钟开启或关闭,很好的支持SoC芯片低功耗工作模式。复位管理电路支持复位输入控制功能和复位状态查询功能。复位输入控制可以选择使能或不使能复位源触发系统复位。     

一种支持PCM—CVSD多路编解码转换的芯片设计与实现

基于软硬件结合的方法,提出了一种支持多路脉冲编码调制（PCM）与连续可变斜率增量调制（CVSD）数字转换芯片的设计,该芯片采用CVSD多径编码技术以及基于半带滤波器的简单而高效的滤波算法实现A律64kb／sPCM和（16kb／s）／（32kb／s）CVSD之间的相互转换。     

一种安全SoC芯片的物理设计

本文介绍了一种安全SoC芯片架构,描述了物理设计的指标要求及其在0.13μm GSMC CMOS工艺上的物理设计,重点阐述了物理设计的中的3个关键技术——时序收敛设计、低功耗设计以及IO规划设计,并探讨了安全芯片物理设计上的自身安全性设计考虑。通过签核级的分析,该芯片最终满足了指标要求。该芯片包含36个时钟域,4种低功耗工作模式,约有26万个标准单元,72个宏模块,130个pad,合计约560万个逻辑等效门,芯片面积5.6mm×5.6mm。