一种用单端口SRAM构成的FIFO的ASIC设计

提出了一种基于单端口SRAM的FIFO电路。此模块电路应用于视频图像处理芯片中,完成同步经过处理后产生相位差的亮度Y信号和色度U,V信号的功能。电路的逻辑控制部分用Verilog硬件描述语言作RTL描述设计,存储器电路用Memory Compiler编译生成的SRAM。利用NC—Sim作了仿真测试,实现了视频信号同步功能,在不增大存储器总容量的情况下完成了和用双端口SRAM构成的FIFO电路相同的功能。应用本电路的芯片已顺利完成了流片。     

一种用单端口SRAM构成的FIFO的ASIC设计

提出了一种基于单端口SRAM的FIFO电路.此模块电路应用于视频图像处理芯片中,完成同步经过处理后产生相位差的亮度Y信号和色度U,V信号的功能.电路的逻辑控制部分用Verilog硬件描述语言作RTL描述设计,存储器电路用Memory Compiler编译生成的SRAM.利用NC-Sim作了仿真测试,实现了视频信号同步功能,在不增大存储器总容量的情况下完成了和用双端口SRAM构成的FIFO电路相同的功能.应用本电路的芯片已顺利完成了流片.     

基于MIPS核的片上系统总线控制器设计

针对基于MIPS核的高清晰度电视(HDTV)的片上系统,设计了一种EC总线控制器。在MIPS核外采用高速缓存来提高总线效率。实现了流水线总线事件,解决了EC总线时钟与外设时钟的转换。通过MIPS总线功能模块(BFM)的时序仿真验证了该控制器的正确性。0.25-μmCMOS工艺综合了EC总线控制器的RTL代码,总线时钟可达到149MHz。最后通过了FPGA验证。     

一种快速有限域乘法器结构及其VLSI实现

提出了一种快速有限域乘法器结构.将多项式被乘数与乘数各自平分成两个子多项式,并使用数字乘法结构计算这些子多项式的乘积.通过改变数字乘法结构的数字大小D,来均衡乘法器性能和实现复杂度.为了简化模不可约多项式f(x)运算,采用特殊多项式AOP(all one polynomials)和三项式,产生有限域GF(2m).这种乘法器与LSD乘法器相比,在数字大小D相同时,可将运算速度提高1倍.这种乘法器结构适合高安全度密码算法的VLSI设计.     

基于TCP/IP的通用输入输出控制器

基于TCP／IP设计了一个通用输入输出控制器，该控制器由以太网控制逻辑和输入输出控制逻辑两部分组成，用UDP协议传输数据，具有可编程的输入输出和网络组态功能。从数据碰撞的角度分析了系统的可靠性。     

一种可重构的快速有限域乘法结构

在一种改进的串行乘法器的基础上,提出了一种可重构的快速有限域GF (2m )(1＜mM)乘法器结构。利用一组配置信号和逻辑电路来改变有限域的度m,使得乘法器可以重构和编程。同时采用门控时钟减小电路功耗。该乘法器结构具有可重构性、高灵活性和低电路复杂性等特点。与传统的移位乘法器相比,它将乘法器速度提高一倍。这种乘法器适合于变有限域,低硬件复杂度的高性能加密算法的VLSI设计。