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采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。 相似文献
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介绍了一种用查表法实现数控振荡器的专用集成电路设计方法,主要部件分为频率控制字寄存器、相位控制字寄存器、累加器、加法器、锁存器等。该电路具有频率分辨率高、频率变化速度快、相位可连续线性变化和生成的正/余弦信号正交特性好等特点,波形发生器存储量大、读取速度快。采用正向全定制设计存储器,嵌入片内集成,并引入流水线结构,设计出高速、高精度的数控振荡器。电路结构简单,可靠性高,该设计采用0.5μm单层多晶三层铝的CMOS工艺成功加工,在数控振荡器的传统设计方法上提高了电路精度和频率。 相似文献
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