一种自恢复容SEU锁存器的设计

随着集成电路工艺水平的不断提高、器件尺寸的不断缩小以及电源的不断降低,传统的锁存器越发容易受到由辐射效应引起的软错误影响。为了增强锁存器的可靠性,提出了一种适用于低功耗电路的自恢复SEU加固锁存器。该锁存器由传输门、反馈冗余单元和保护门C单元构成。反馈冗余单元由六个内部节点构成,每个节点均由一个NMOS管和一个PMOS管驱动,从而构成自恢复容SEU的结构。在45 nm工艺下,使用Hspice仿真工具进行仿真,结果表明,与现有的加固方案FERST[1]结构相比,在具备相同面积开销和单粒子翻转容忍能力的情况下,提出的锁存器不仅适用于时钟门控电路,而且节省了61.38%的功耗-延迟积开销。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

基于量子元胞自动机的5输入择多门设计与应用

随着量子元胞自动机(quantum-dot cellular automata, QCA)电路复杂度不断上升,传统的3输入择多门逐渐无法满足现有的需求.为了在减少QCA电路的逻辑深度的同时降低开销,提出一种5输入择多门以实现高效的单层QCA电路.首先将输入元胞进行分散排列,通过中间元胞相连,保证5输入择多门的逻辑正确性;然后根据元胞电子间库仑作用力确定输出元胞的位置,构造出一种低功耗的5输入择多门;最后基于所提出的择多门设计一种D触发器,其具有低复杂度和低开销等特点.采用QCADesigner和QCADesigner-E工具对所提设计的功能、性能和功耗进行评估,结果表明,与现有的结构相比,所提出的5输入择多门不仅总功耗平均减少约57%,而且实现了高极化的输出;所提出的触发器总功耗减少约78%,复杂性、面积和延迟分别降低约35%, 28%和28%.     

基于故障概率的组合电路软错误率分析

为了在集成电路的设计阶段进行软错误率的有效评估,建立了一种精确的单粒子瞬态故障概率模型与脉冲屏蔽模型,并提出一种基于故障概率的组合电路软错误率评估方法。通过门级仿真可得各个组合逻辑门单元信号概率,将信号概率反转以模拟故障注入,并使用提出的数据通路检索算法可得故障门到锁存器的数据通路。在数据通路上使用不同宽度的正负脉冲模拟不同能量的粒子撞击,并使用提出的单粒子瞬态脉冲屏蔽模型计算可得电路总体错误概率,最后使用提出的基于故障概率的软错误率评估方法计算可得电路总体软错误率。通过对ISCAS’89电路进行实验并与基于向量传播的方法比较,等效精度平均提高近200倍的软错误率评估速度。     

考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型

集成电路工艺水平的提升,使得由单粒子瞬态脉冲造成的芯片失效越发不容忽视．为了准确计算单粒子瞬态脉冲对锁存器造成的失效率,提出一种考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型．使用提出的考虑扇出重汇聚的敏化路径逼近搜索算法查找门节点到达锁存器的敏化路径,并记录路径延迟;在扇出重汇聚路径上,使用提出的脉冲叠加计算方法对脉冲进行叠加;对传播到达锁存器的脉冲使用提出的锁存窗屏蔽模型进行失效率的计算．文中的锁存窗屏蔽模型可以准确计算扇出重汇聚导致的脉冲叠加,并对多时钟周期情形具有很好的适用性．针对ISCAS’85基准电路的软错误率评估结果表明,与不考虑多时钟周期瞬态脉冲叠加的方法相比,文中方法使用不到2倍的时间开销,平均提高7．5％的软错误率评估准确度．     

延时特征分析识别硬件木马

针对芯片生产链长、安全性差、可靠性低,导致硬件木马防不胜防的问题,提出一种改进的机器学习分类算法.首先采集不同电压下电路的延时信号,通过KNN分类算法找出延时差异,若延时与干净电路相同,则判定为干净电路,否则判定有木马;然后联合多项式回归算法对木马延时特征进行拟合,基于回归函数建立木马特征库,最终实现硬件木马的准确识别...     

3DNoC关键通信部件容错方法研究综述

三维片上网络通过硅通孔（Through Silicon Via,TSV）将多层芯片进行堆叠,具有集成密度大,通信效率高等特点,是片上多核系统的主流通信架构。然而,工艺偏差及物理缺陷所引发的错误和TSV良率较低等因素,使得三维片上网络面临严重的故障问题。为保证通信效率,对三维片上网络关键通信部件进行容错设计必不可少。本文针对三维片上网络关键通信部件———路由器和TSV的故障和容错相关问题,从容错必要性、国内外研究现状、未来的研究方向和关键问题、以及拟提出的相关解决方案四个方面,展开深入探讨。为提高片上网络可靠性、保证系统高效通信提供一体化的解决方案。     

考虑NBTI效应的组合电路软错误率计算方法EI北大核心CSCD

工艺尺寸的降低导致组合电路对软错误的敏感性越发突出,由负偏置温度不稳定性(NBTI)效应引起的老化现象越发不容忽视.为了准确地评估集成电路在其生命周期不同阶段的软错误率,提出一种考虑NBTI效应的组合电路软错误率计算方法.首先通过对节点输出逻辑进行翻转来模拟故障注入,并搜索考虑扇出重汇聚的敏化路径;再基于单粒子瞬态(SET)脉冲在产生过程中展宽的解析模型对初始SET脉冲进行展宽,使用NBTI模型计算PMOS晶体管阈值电压增量并映射到PTM模型卡;最后使用考虑老化的HSPICE工具测量SET脉冲在门单元中传播时的展宽,并将传播到锁存器的SET脉冲进行软错误率计算.在考虑10年NBTI效应的影响下,与不考虑NBTI效应的软错误率评估方法相比的实验结果表明,该方法能够平均提高15%的软错误率计算准确度.