单片UHF RFID阅读器中频率综合器的研究

根据EPC global C1G2射频协议要求以及我国的射频识别协议草案,提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的3阶Ⅱ型电荷泵锁相环(CPPLL)频率综合器,其输入参考频率为250 kHz.电路采用MOSlS IBM 0.18μm RF/MM CMOS工艺,仿真结果表明:锁相环输出频率范围为760 MHz～1.12 GHz,锁相环输出频率为900 MHz时,相位噪声为-113.1 dBc/Hz@250 kHz,-120.4 dBc/Hz@500 kHz.电源电压3.3 V,消耗总电流9.4 mA.     

单片UHF RFID阅读器中VCO及其预分频器设计

提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路.VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围.电路采用UMC 0.18 μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283～2.557 GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号.芯片面积约为1 mm×1 mm,当PLL输出信号频率为895.5 MHz时,测得其相位噪声为-132.25 dBc/Hz@3 MHz,电源电压3.3 V时,电路消耗总电流为8 mA.     

一种用于单片UHF RFID阅读器中的低相位噪声LC VCO设计

介绍了一种适用于UHF RFID(Radio Frequency Identification)阅读器的低相位噪声压控振荡器(VCO)电路.通过在传统的VCO电路中加入抑制电源噪声的regulator并在共模端加入平衡滤波电路对尾电流源的二次谐波分量进行抑制来降低1/f3区域的相位噪声,同时选取合适的电感值及其Q值使得VCO在1/f2区域也能获得较佳的相位噪声性能.同时,文中给出了本设计中使用的低噪声基准源电路.整个电路采用UMC0.18 μm MM/RF CMOS工艺实现,仿真与测试结果显示所提出的VCO结构和传统VCO相比几乎在所有区域内对相噪声均有5 dB的改善.本设计使用的电源电压为3.3 V,VCO中心频率为1.8 GHz,调谐范围约为11%,频偏1MHz处相位噪声约为-127 dBc/Hz,总电流约为7.2 mA.     

单片CMOS UHF RFID阅读器中低噪声LC VCO的设计

设计了一种应用于单片CMOS超高频射频识别阅读器中的低功耗、低相位噪声LC VCO。根据超高频射频识别阅读器的系统架构和协议要求,对本振相位噪声要求做出详细讨论;采用LC滤波器和低压差调压器分别对尾电流源噪声和电源噪声进行抑制,提高了VCO相位噪声性能。电路采用IBM 0.18μm RF CMOS工艺实现,电源电压3.3 V时,偏置电流为4.5 mA,中心频率为1.8 GHz,在频偏1 MHz处,相位噪声为-136.25 dBc/Hz,调谐范围为30%。     

基于高性能数字芯片的多协议可编程接口设计

设计并制作了一种基于SMIC18混合信号工艺,可用于高性能数字芯片中的多协议、可编程输入接口电路.Cadence SPECTRE仿真及测试结果表明,电路可以在多种不同的JEDEC标准协议下工作并自由切换,并加入可控延迟,根据不同协议,电路可以编程选择不同的输入缓冲路径,在同一模块上集成10种JEDEC协议标准.电路同时可以在高至200 MHz的HSTL协议下工作,也可以满足LVTTL等协议的5 V耐压需求.     

单片UHF RFID阅读器中低噪声频率综合器的设计

结合EPC global C1 G2协议和ETSI规范要求,讨论了频率综合器噪声性能需求,并设计实现了用于单片CMOS UHF RFID阅读器中的低噪声三阶电荷泵锁相环频率综合器.在关键模块LC VCO的设计中,采用对称LC滤波器和LDO 调节器提高VCO相位噪声性能.电路采用IBM 0.18 μm CMOS RF工艺实现,测得频率综合器在中心频率频偏200 kHz和1 MHz处相位噪声分别为-109.13 dBc/Hz和-127.02 dBc/Hz.     

UHF RFID阅读器中可编程全差分低通滤波器的设计

基于TSMC 0.25 μm RF CMOS工艺,提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的可编程全差分低通滤波器电路.该滤波器为6阶切比雪夫有源RC滤波器,其中的运放采用带共模反馈的全平衡差动放大器结构(FBDDA)实现了全差分的缓冲器.仿真结果表明:该电路可以通过3位信号控制位产生截止频率为400 kHz、600 kHz、800 kHz、1 MHz以及1.3 MHz的全差分低通滤波器,1 MHz处的点噪声为20 nV/Hz,1 dB输入压缩点为15 dBm,3.3 V电源电压下电路消耗总电流为4.86 mA.     

高性能多模可编程CMOS输出缓冲器的研究实现

提出了一种应用于专用集成电路(ASIC)和FPGA高速IO接口的通用型数据输出缓冲器(Output Buffer)及其ESD(Electrostatic Discharge)保护电路.电路采用新型三组电源供电模式,通过编程点精确控制输出驱动能力,支持多达16种最常用的数据传输协议,电路采用SMIC 0.18 μm CMOS MM工艺实现.仿真结果表明:output buffer输出信号可满足所有协议的电气要求,支持的所有协议均至少可在250 MHz频率下进行数据传输,传输延迟保持在660 ps~1 180 ps之间.     

基于公路大数据的黔中城市群一体化研究

城市群一体化的核心是要素在城市间无障碍地自由流通,城市间人员、货物等要素的流量是测度城市群一体化程度的重要指标. 通过收集2016年4月1日至12月30日黔中城市群辖区内165个高速公路收费站16 783 229条收费数据,汇总城市群内5个地级市（州）33个区县之间的车流往来数量,计算各区县之间的贸易和人员流量. 将其置于重力模型框架下,在控制行政面积、人口、距离等干扰因素的条件下,依据行政边界是否对人员和贸易流量存在显著影响来测度黔中城市群的一体化程度. 结果表明,黔中城市群整体上一体化程度较低,行政边界对人员和贸易流量均存在显著的负向影响. 首次通过高速公路大数据对黔中城市群一体化程度进行分析,为城市群一体化的评价提供了新的视角和方法,解决了以往研究中存在的主观性依赖和微观信息缺失的问题.     

UHF RFID阅读器中低噪声Σ小数频率综合器的设计

采用0.18μmRF CMOS工艺结合EPC C1G2协议和ETSI规范要求,实现了一种应用于CMOS超高频射频识别阅读器中的低噪声ΔΣ小数频率综合器。基于三位三阶误差反馈型ΔΣ解调器,采用系数重配技术,有效提高频率综合器中频段噪声性能;关键电路VCO的设计过程中采用低压差调压器技术为VCO提供稳定偏压,提高了VCO相位噪声性能。多电源供电模式下全芯片偏置电流为9.6mA,测得在中心频率频偏200kHz、1MHz处,相处噪声分别为-108dBc/Hz和-129.8dBc/Hz。