Motif─优秀的图形用户界面标准

本文从窗口管理和目标基集两个方面对Ｍｏｔｉｆ作了全面详细的介绍。     

片上多核处理器容软错误执行模型

随着工艺的进步,微处理器将面临越来越严重的软错误威胁.文中提出了两种片上多核处理器容软错误执行模型:双核冗余执行模型DCR和三核冗余执行模型TCR.DCR在两个冗余的内核上以一定的时间间距运行两份相同的线程,store指令只有在进行了结果比较以后才能提交.每个内核增加了硬件实现的现场保存与恢复机制,以实现对软错误的恢复.文中选择的现场保存点有利于隐藏现场保存带来的时间开销,并且采用了特殊的机制保证恢复执行和原始执行过程中load数据的一致性.TCR执行模型通过在3个不同的内核上运行相同的线程实现对软错误的屏蔽.在检测到软错误以后,TCR可以进行动态重构,屏蔽被软错误破坏的内核.实验结果表明,与传统的软错误恢复执行模型CRTR相比,DCR和TCR对核间通信带宽的需求分别降低了57.5%和54.2%.在检测到软错误的情况下,DCR的恢复执行带来5.2%的性能开销,而TCR的重构带来的性能开销为1.3%.错误注入实验表明,DCR能够恢复99.69%的软错误,而TCR实现了对SEU(Single Event Upset)型故障的全面屏蔽.     

基于ESCA系统的层次化显式访存机制研究

针对高性能混合计算系统中的存储墙问题,在分析其计算模式特点及传统访存机制局限性的基础上,提出适用于混合计算系统的层次化显式存储访问机制,并基于ESCA多核处理器系统进行实现和评测。实验结果显示,针对核心应用程序DGEMM,延迟隐藏能够占据整体运行时间的56%,并获得1.5倍的加速比,能弥补计算与存储访问间的速度差异,提高系统计算效率。     

一种多核处理器存储层次性能评估模型

一种用于评估多核处理器存储层次性能的模型,使用排队论建模,求解速度快,可以在设计早期给出不同配置参数对处理器整体性能的影响,从而调整存储层次结构,优化设计.     

一种面向数字信号处理的嵌入式处理器体系结构设计

针对数字信号处理在嵌入式领域中的广泛应用，并基于数字信号处理程序的特征，本文提出了一种专门面向嵌入式应用中数字信号处理的处理器体系结构。该体系结构的设计建立在传输触发体系结构的基础上，并加入了针对sin／cos求值的特殊功能单元对性能进行加速。测试结果表明，这种体系结构对数字信号处理核心程序的运行具有极高的性
性能，并且具有硬件结构简单、易于开发的特征。     

基于细粒度任务调度的防功耗分析模幂方法

提出了一种基于细粒度任务调度的防功耗分析(包括简单和差分功耗分析)模幂实现方法。将比完整模乘操作粒度更小的操作作为原子操作(最小可调度单位)，将模幂运算转换成完全随机的原子操作序列，任务调度与原子操作的执行是并行的。该方法以细粒度操作为调度单位，实现简单、灵活性强，有利于提高运算性能。     

硬件支持的安全体系结构研究

当前，计算的安全性变得日益重要，而安全现状却变得越来越严重。为此，我们需要从计算机体系结构的层次尤其是在底层硬件基础上寻求更根本的安全解决方法。本文综合评价了若干有代表性的硬件支撑的安全体系结构，分析了其积极的效果和存在的问题。基于上述分析，提出了一种硬件支持的、独立于操作系统且由用户自我决断的安全体系
系结构。     

通过寄存器队列模型实现寄存器分配和指令调度

寄存器分配与指令调度是编译器优化过程中的两项重要任务．由于这两个阶段通常是独立完成的，寄存器分配往往会引入不必要的伪相关，从而影响指令调度的效率和结果，影响最终性能的提高．本文提出了寄存器队列模型，并在其基础上提出了一种结合实现寄存器分配和指令调度的算法，该算法能够在保证每条指令的执行时间最早的同时使用最少数目的寄存器．它的另外一个优点是具有线性的时间和空间复杂度，而且易于硬件实现．     

本科计算机体系结构外文原版教材比较

一、引言高等教育的国际化在成为世界范围高等教育发展趋势的同时,也成为我国高等教育在21世纪必须做出的战略选择。同时,教材的质量直接体现着高等教育和科学研究的发展水平,也直接影响本科教学的质量。因此,加大课程内容的国际前沿最新研究成果的比重、增加教师和学生的国际交流等已成为新时期教学改革的重要举措,然而其中重要的极具可操作性的一点,就是直接引进国外原版教材进行教学。目前在我国的教材体系建设中主要存在的问题是:教学与科研的非紧密结合,使得编写或修订教材的教师不一定切实掌握最新领域发展的前沿知识,从而在客观上不…     

TTA结构数字信号协处理器数据Cache的设计与实现

论文分析了面向多媒体应用的TTA(TransportTriggeredArchitecture)微处理器的特点和访存要求,提出并设计实现了应用于此款微处理器、采用直接映象规则、写回和按写分配策略的4KB数据Cache,并在全系统环境下对其进行了模拟验证。实验结果说明数据Cache系统在降低命中时间和提高命中率两方面做到了良好的折中,命中时间与芯片流水线处理周期匹配,有效保证了全系统性能的发挥。