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提出了一种自顶向下的基于晶体管级的全定制IP漏电流功耗计算方法,该方法计算快速高效,实用性强,取代了以往完全依靠软件仿真进行功耗计算的技术.在设计龙芯Ⅱ号CPU中的全定制IP时应用了此方法,该芯片采用的是中芯国际0.18μm CMOS工艺技术.为了验证该方法,把计算结果与Synopsys公司的Nanosim仿真结果进行对比,误差只有10%左右.由于软件仿真需要大量的测试激励与计算时间,而该方法不需要外加测试激励便可以计算出全定制IP漏电流功耗,并能快速找到其模块所在位置,使设计周期大为缩短,因此完全可以针对这种计算方法开发相应软件及进行应用. 相似文献
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针对目前分析全定制信号完整性EDA工具的缺乏,文章提供了一套以Synopsys公司的产品——Nanosim为工具的分析全定制信号完整性的方法。首先对Nanosim的仿真精度进行了研究,然后给出了分析SI的具体模型和实际测试曲线及修正方法。 相似文献
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在本文中我们介绍了一个可以在整个UWB带宽(3.1-10.6GHz)范围内工作的超宽带低噪声放大器。它利用了电流复用技术来降低电路的功耗。我们还详细分析并比较了当使用2阶和3阶滤波器用于阻抗匹配时它们的噪声贡献。该放大器的测试芯片用0.18μm CMOS工艺实现。测试结果表明:该放大器可以在3.1-10.6GHz的带宽内提供12.4-14.5db的增益,并且提供良好的阻抗匹配,噪声系数为4.2-5.4db,输入三阶交调电压在6GHz时为-7.2dbm。当电源电压为1.8V时,芯片消耗5mA电流(不包括输出buffer)。芯片面积为0.88 mm2。 相似文献
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一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环 总被引:2,自引:0,他引:2
介绍了一个用于高速信号传输的低功耗锁相环. 提出了一种新的开环校准方法. 该校准通过上电时候进行的开环数字校准很大程度上减轻了工艺变化对电路的影响,相比以前的闭环校准方法,该方法可以显著缩短校准时间. 在这个锁相环中采用了双环路的结构来获得对工艺、温度和环境变化不敏感的环路参数:例如衰减因子、相位裕度等. 还设计了一种新的鉴频鉴相器,它内嵌了电平转换的功能,简化了电路. 该PLL的设计通过小心的供电网络划分来降低电源噪声的耦合. 设计的锁相环路在输出为1.6GHz的时候均方根抖动为3.1ps,而仅消耗约为1mA的电流. 相似文献
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对静态随机存储器(SRAM)全定制设计过程中的版图设计工作量大、重复性强的问题进行了分析,并在此基础上提出了一种新的应用于SRAM设计的快速综合技术。这种技术充分利用SRAM电路重复单元多的特点,在设计过程中尽可能把电路版图的硬件设计转换为使用软件来实现,节省了大量的版图设计和验证的时间,从而提高了工作效率。这种技术在龙芯Ⅱ号CPU的SRAM设计中得到了应用;芯片采用的是中芯国际0.18μm CM O S工艺。流片验证表明,该技术对于大容量的SRAM设计是较为准确而且有效的。 相似文献
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An ultra-wideband (3.1-10.6 GHz) low-noise amplifier using the 0.18μm CMOS process is presented. It employs a wideband filter for impedance matching. The current-reused technique is adopted to lower the power consumption. The noise contributions of the second-order and third-order Chebyshev fliers for input matching are analyzed and compared in detail. The measured power gain is 12.4-14.5 dB within the bandwidth. NF ranged from 4.2 to 5.4 dB in 3.1-10.6 GHz. Good input matching is achieved over the entire bandwidth. The test chip consumes 9 mW (without output buffer for measurement) with a 1.8 V power supply and occupies 0.88 mm^2. 相似文献