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提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码.所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449 μm2.后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求.将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s. 相似文献
2.
设计实现了一种基于CORDIC算法和乘法器的直接数字频率合成器。采用混合旋转算法实现相位幅度转换,最高工作频率达到400MHz。在算法级,将DDFS中需要执行的π/4旋转操作分成两次旋转完成,第一次旋转采用CORDIC算法,第二次旋转采用乘法器来完成,同时采用流水线结构来实现累加器,提高整体性能。在晶体管级,采用DPL(Double-pass-transistor logic)逻辑实现基本电路单元,减少延迟提高速度。经0.35μmCMOS工艺流片,在400MHz的工作频率下,输出信号在80MHz处,SFDR为76.47dB,整个芯片面积为3.4mm×3.8mm。 相似文献
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当前数量飞速增长的嵌入式软件及最近的电子掩膜可编程嵌入式门阵列定制了专用标准产品(ASSP)。文中所提出的方案致力于解决两方面的问题一是对较高灵活性的高度要求;二是对缩短产品生产周期的需求。这可以从使用单个通道可编程逻辑和相应的软硬件协同设计流程来解决。采用0.3μm的CMOS工艺,系统所需的硅片面积为23mm2。嵌入式通道可编程逻辑大约占系统总面积的30%。 相似文献
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基于传统异步FIFO延迟电路设计了一种延迟可控的异步FIFO电路。该电路在实现数据跨时钟域传输的同时增加了延迟控制模块,通过调节读指针与写指针的差值实现整数延迟的控制,通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制。建立VCS验证平台,进行功能验证。结果表明,该FIFO电路实现了数据跨时钟域传输和延迟动态控制,在多芯片同时工作时可用于补偿数据源未对齐引起的输出偏斜。基于180 nm标准CMOS工艺库完成逻辑综合,读、写时钟频率分别为389 MHz、778 MHz,占用逻辑资源面积41 071 μm2。 相似文献
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利用CORDIC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器.经0.18 μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB. 相似文献
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文章重点介绍了一种FPGA验证与测试的方法。该测试方法的优点是不依赖于芯片设计与测试机台,低成本、开发周期短。基于PC、ATE与自制转换软件,对FPGA验证与测试开发技术进行研究。PC主要完成bin文件的生成,自制转换软件主要将bin文件转换为机器可识别的atp文件。ATE导入配置文件、完成信号输入与输出验证。基于该理论对Xilinx公司的XCV1000进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证,还可以应用于不同的ATE机台。 相似文献
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8.
SpaceWire是由欧航局所提出的高速高可靠性的航空总线标准。首先论述了基于SpaceWire标准的航空总线路由器IP核的设计与实现。SpaceWire路由器由SpaceWire接口和SpaceWire路由开关组成,文中分别介绍了这两部份的设计,并对SpaceWire路由开关的设计提出了新的架构,最后的实验结果说明了所设计的8端路由器的速度达到了 200Mb/s。 相似文献
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设计并实现了一种基于FPGA的六通道音频信号评估系统。系统由最高64 kS/s的16位模数转换器AD73360对常用音频信号进行采样。设计了一个嵌套式状态机,按照状态跳变,将输入信号暂存到FIFO中。FIFO中的数据会通过USB协议上传到电脑端的MATLAB GUI(Graphical User Interface)中,GUI负责处理数据并显示结果。系统配备了ARM处理器作为辅助,可以根据不同的ADC采样频率和输入信号频率,计算并实时纠正FPGA和GUI的通信波特率,确保不丢码。试验结果表明,该系统可以实现对音频信号的高精度采集。该系统为保真采集音频信号提供了完整的解决方案。 相似文献
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针对高速ADC数字下变频中的实时滤波需求,设计了一种基于ASIC的并行流水线级联半带滤波器。首先根据ADC输出数据速率远高于DSP处理能力的工程问题设计了可以实现16、8、4、2倍抽取的四级级联结构,然后在传统串行滤波器基础上进行了4路并行流水线结构理论推导,该方法降低了运算速度,能够实现高速数据实时处理。在此基础上采用Verilog HDL实现了RTL级描述并采用65 nm CMOS工艺成功流片,仿真和测试结果显示,设计的滤波器能够在保证计算精度的同时实现1 GHz高速采样数据的实时滤波及16、8、4、2倍抽取。 相似文献