基于可重构SoC电路的验证和应用

文章介绍了一款新型可重构SoC电路,较详细地描述了它的内部结构和特点,并制定应用方案,分别重构SPI和DDS模块,对该电路进行验证.应用方案中,利用SPI与VS1003连接,通过该SPI接口控制并发送歌曲数据给VS1003,VS1003对数据进行解码处理,最后驱动功放播放歌曲.利用DDS模块产生信号数据,经过D/A转换...     

支持PCI总线的HDLC协议专用控制器设计

在地面卫星通讯中,为了满足上位机更快、更可靠的接收外部设备通信数据的要求,设计了一款支持外围部件互联（PCI,Peripheral Component Interconnect）总线的高级数据链路控制（High-level data link control,HDLC）协议专用控制器电路。详细描述了电路系统构成及具体模块的实现,并给出了仿真波形图。经仿真测试表明该电路可满足系统要求,同时PCI接口速率可达到132 Mbyte/s。     

消息重试灵活的增强型1553B总线控制器设计

设计实现了一种消息重试灵活的增强型1553B总线控制器。采用不同于传统1553B总线控制器的存储器管理结构,将操作指令以OP码的形式配置在存储器的相应地址中,从而在总线控制器发生消息重试时,使重试的消息能灵活地变动,并且能重试多次。仿真结果表明,该增强型总线控制器使得消息重试更加灵活,有效地提高了消息重试的成功率和数据传输的可靠性。该总线控制器已应用于1553B协议芯片,并经流片验证。     

一种基于总线复用的SoC功能测试结构设计

由于SoC结构的复杂性,必须考虑采用多种可测性设计策略.从功能测试的角度出发,提出了一种基于复用片内系统总线的可测性设计策略,使得片内的各块电路都可被并行测试.阐述了其硬件实现及应用测试函数编写功能测试矢量的具体流程.该结构硬件开销小,测试控制过程简单,可减小测试矢量规模,已应用到一种基于X8051核的智能测控SoC,该SoC采用0.35μm工艺进行了实现,面积为4.1 mm×4.1 mm,测试电路的面积仅占总面积的2%.     

1553B总线应用发展研究

1553B总线以其传输的高可靠性、使用简单灵活的特点,已经逐步从飞行控制等系统扩展到坦克、舰船、航天等领域,目前已广泛应用于海、陆、空三军,具有一网盖三军之称。中国在20世纪80年代初就开始了1553B总线的技术研究,近年来,1553B总线已经成为中国现役空中力量最主要的先进航空电子系统数据总线,并且在舰载和车载领域,为提高坦克和军舰等武器的技术水平发挥了重要作用。但是由于基于1553B标准的总线核心技术长期由欧美公司所垄断,因此自主研发1553B总线的协议芯片及产品具有重要的战略意义。文中介绍了1553B总线技术的产生及特点,简要说明了1553B总线通信系统的组成,详细介绍了1553B总线的应用及国产化情况,分析了1553B总线系统的发展前景和方向。     

多通道阵列信号处理可重构异构SoC设计

设计实现了面向多通道阵列信号处理的可重构异构SoC。SoC集成了多通道阵列信号处理需要的多个硬件加速模块,有效提高了多通道阵列信号处理系统的计算能力。通过软件对各个算法模块的输入输出流向进行重构,达到了多通道阵列信号处理算法可重构的目的,扩展了SoC的适用范围。采用55 nm工艺进行设计,版图尺寸为6.2 mm×4.5 mm,规模约为1 000万门。流片后的测试结果验证了多通道阵列信号处理算法的有效性,证明了SoC设计的正确性。     

基于FPGA的ARM SoC原型验证平台设计

基于FPGA的验证平台是SoC有效的验证途径,在流片前建立一个基于FPGA的高性价比的原型验证系统已成为SoC验证的重要方法。ARM嵌入式CPU是目前广泛应用的高性价比的RISC类型CPU核,文中主要描述了以FPGA为核心的ARM SoC验证系统的设计实现过程,并对SoC设计中的FPGA验证问题进行了分析和讨论。     

基于8051核的数字电路系统验证技术

SoC设计的重要特征是IP集成,但是不同IP模块的集成给SoC验证工作带来大量的问题.文中基于8051核的总线构建一个8位SoC设计验证平台,该平台可重用IP模块的激励文件,并利用现有的EDA工具对不同设计阶段进行软硬件协同仿真,大大减轻系统验证的工作量.     

超薄基区SiGe HBT电流传输模型

从玻尔兹曼方程出发,分析了SiGe HBT超薄基区中载流子温度,扩散系数等参量的变化,建立了不同于常规基区宽度的新的超薄基区SiGe HBT电流传输模型。     

用于SAR ADC的低开销电容开关时序设计

逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗降低了98.45%,面积减小了87.5%。基于该电容开关时序实现了一种12位SAR ADC。仿真结果表明,在1.2 V电源电压、100 kS/s采样速率的条件下,该ADC功耗为12.5 μW,有效位数为11.2位,无杂散动态范围为75.6 dB。