基于DSP的程控阵列信号源设计

为了模拟复杂回波信号,设计一种程控阵列信号源;下位机采用数字信号处理芯片TMS320VC5502作为信号源的硬件平台核心,结合DDS技术采用软件编程的方法实现信号源的输出;通过设计通信接口以及定义通行协议,上位机通过操作PXI-6508模块,实现对阵列信号源的程控输出;实验表明,该阵列信号源能同步触发输出96路阵列信号,也能单独输出一路或几路信号,样点率达400kSa/s,输出信号种类有正弦波、方波、三正弦叠加波和调频波等波形。     

基于VXI总线的任意波形发生器模块设计

指出了波形发生器在自动测试系统中的重要地位,提出了一种基于VXI总线的任意波形发生器模块的实现方法,重点就VXI总线寄存器基接口电路、DDS技术在波形产生电路中的应用以及波形频率、幅度调整电路等关键技术的实现进行了详细的探讨;该模块已成功应用于某型导弹发射机构的自动测试系统中.     

金属探测器的平衡式线圈最佳空间位置研究

针对金属探测器的平衡式线圈设计时空间位置安排缺少理论的现状,介绍了一种平衡式线圈空间位置安排的计算方法。由平衡式线圈的结构,详细推导了金属异物通过线圈时的感应电动势大小,并采用MATLAB进行结果仿真,得出了激励线圈与接收线圈的最佳空间摆放位置及金属通过平衡式线圈的最佳探测点。最后通过实验验证了该计算方法的合理性,为平衡式线圈的制作提供了理论依据。     

NoC资源网络接口设计

资源网络接口是片上网络处理单元向路由节点发送数据的一个通信接口,负责把处理单元发送的数据打包成路由节点所识别的数据。针对该接口高速传输要求,采用请求、应答通信机制方式设计一个资源网络接口。该接口内各模块间通信,以及该接口与处理单元和路由节点间通信均采用异步通信。接口内的打包器采用奇偶格式设计,缓存模块采用时分复用的思想以降低读、写过程延迟。用Verilog HDL语言完成该接口设计,在ModelSim10. 01d平台上验证,最终验证结果表明:设计的资源网络接口能够把处理单元发送来的数据打包成路由节点所识别的数据,且满足高速率数据传输要求。     

舰船消磁设备测试系统的研究

针对舰船消磁设备的测试维护需求,提出了一种基于专家系统的消磁设备故障诊断方法,完成了消磁设备故障诊断系统的硬件、软件设计。采用模块化设计和基于专家系统的自动化控制软件设计方法,实现了对Ⅰ型和Ⅱ型消磁设备的故障诊断功能。在生产检修过程中的应用表明,该诊断系统可快速完成消磁设备的测试和故障诊断,提高了诊断精度和诊断效率。     

基于IEEE1588的时钟同步技术研究

分布式测量控制系统的快速发展对时钟同步精度提出了更高的要求,IEEE1588协议是关于网络测量和控制系统的协议,可实现高精度的时间同步;深入分析了IEEE1588协议的最佳主时钟(BMC)算法原理和本地时钟同步主时钟的过程;提出了一种在物理层加盖时间戳的IEEE1588实现方案,提供了硬件设计方法,阐述了主从时钟的软件设计流程。在此基础上对主从时钟的同步进行了验证。实验证明:该方法是切实可行的,时钟同步精度可达亚微秒级;通过不同网络电缆长度的测试,证明该设计基本消除了固定网络延迟造成的影响。     

便携式红外寻的导弹近炸引信延迟引爆时间的研究

为提高便携式红外寻的防空导弹攻击小目标的能力,采用近炸引信是非常必要的.而导弹的近炸引信探测装置一般在碰撞目标前即已启动,因此只有设置合适的延迟起爆时间,才能使战斗部尽可能多的破片击中目标,以获得最佳的杀伤效果,提高对目标的杀伤概率.通过对近炸引信启动与引战配合进行数学建模,采用蒙特卡洛法进行仿真计算,获取迎攻和尾追状...     

基于AD7862的USB高速数据采集系统设计

本文介绍1种由USB2.0微控制器、FPGA、高速A/D构成的高速模拟数据采集系统。系统采用Cypress公司的FX2接口芯片CY7C68013A实现转换数据的传输,采用FPGA实现A/D转换过程的控制,以及Slave-FIFO的存储时序。在VC＋＋环境下,使用Measurement Studio 6.0控件设计了模块控制显示界面,实现了模拟信号的高速采样、计算和显示。     

王DA分层教育方法改革

本文介绍了EDA技术的发展及前景,分析了EDA技术在电子信息类专业教学中的重要性。为了解决当前教学内容与实际需求脱节的问题,本文以实际工程应用为依据,以ASIC设计为最终目的,建立了EDA技术教学分层模型,并对教学内容进行了调整,补充了实验设备,改进了实验内容结构。实践表明,以应用为依据的分层教育方法可以很好地激发学生...     

基于Biogeography的SoC测试Wrapper扫描链设计算法

基于IP(intellectual property)核的系统级芯片的测试已成为SoC(system on chip)发展中的瓶颈,提出了一种采用BBO(biogeography based optimization)算法的Wrapper扫描链设计方法,使得Wrapper扫描链均衡化,从而达到IP核测试时间最小化的目的.本算法基于群体智能,通过实施迁徙操作和变异操作,实现Wrapper扫描链均衡化设计.本文以ITC'02 Test benchmarks中的典型IP核为实验对象,实验结果表明本算法相比BFD(best fit decrease)等算法,能够进一步缩短Wrapper扫描链,从而缩短IP核测试时间.