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为解决海量信息处理中实时访问的"I/O墙"问题,提高海量信息分布式存储系统的性能,提出了一种基于HPC的存储部件新型访问策略.首先分析了传统访问模型存在的问题;其次研究了存储部件直通路模式的工作机理,建立了存储系统的多层次、分布式模型,根据不同层次和映射策略实现存储空间物理地址、缓存地址、存储系统逻辑空间地址的连续映射;继而分析了直通路访问模式下的存储路径时间开销;最后在模拟环境下进行存储部件访问的性能测试,并在实际应用系统中对该策略进行验证.验证测试结果表明,该方法能够有效提高存储系统性能,满足海量信息处理的实时性需要. 相似文献
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当杨坚争教授将自己的新著《电子商务基础与应用(第七版)》(西安电子科技大学出版社,2010年11月)寄给我时,我非常高兴。两年前,杨教授邀请我对这本书的第六版评述时,我就感受到杨教授对电子商务的深刻理解。今天的第七版不仅根据近两年电子商务的发展对内容进行了大面积的更新,更重要的是从科学发展观的高度,进一步对电子商务的战略地位和作用进行了深入的探讨。 相似文献
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全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性,可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下,单级反相器的最小延时已经达到10ps以内,大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构,并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计,最高频率可达到2.4GHz,抖动性能达到ps级别。 相似文献
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如何减少四倍精度浮点运算的硬件开销和延迟是需要解决的重要问题。为减少四倍精度乘加器的硬件开销,基于支持64位×4的双精度浮点SIMD FMA部件,设计并实现了一种新的四倍精度浮点乘加器(QPFMA),来支持4种浮点乘加运算和乘法、加减法、比较运算,运算延迟为7拍。通过将四倍精度113位×113位尾数乘法器分解为4个57位×57位乘法器来共享双精度浮点SIMD FMA部件的53位×53位乘法器,显著减少了实现QPFMA的硬件开销。基于65nm工艺的逻辑综合结果表明,该QPFMA频率可达1.1GHz,面积是常规QPFMA设计的42.71%,仅与一个双精度浮点乘加器相当。与现有的QPFMA设计相比,相当工艺和频率下,其运算延迟减少了3拍,门数减少了65.96%。 相似文献
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针对传统浮点融合乘加器会增加独立浮点加减法、乘法等运算延迟的缺点,首先设计并实现了一种分离通路浮点乘加器SPFMA,通过分离乘法和加法通路,在保持融合乘加运算延迟6拍延迟不变的情况下,将独立乘法和加法等运算延迟由6拍减为4拍,克服了传统融合乘加器的缺点。然后经专用工艺单元库逻辑综合评估,SPFMA可工作在1.2GHz以上,面积60779.44um2。最后在硬件仿真加速器平台上运行SPEC CPU2000浮点测试课题对其进行性能评估,结果表明所有浮点课题性能均有所提高,最大提高5.25%,平均提高1.61%,证明SPFMA可进一步提高浮点性能。 相似文献
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锁相环(PLL)是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。 相似文献