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1.
一种可重构的24bit∑-△调制器的设计   总被引:4,自引:4,他引:0  
给出了一种仅用加法器和移位器实现的、适用于嵌入式FPGA应用的,可重构的∑-△调制器设计。它能够被设置为3阶或5阶.并可支持不同字长(16-/18-/20-/24-bit)的PCM数据输入。过采样率为128时,经仿真验证在3阶和5阶的情况下最大信噪比分别可以达到110dB和150dB,精度为18bit和24bit,可以应用于CD,SACD和DVD等不同格式的音频解调中。  相似文献
2.
UHF RFID接收机中混频器的IP2/IP3性能改进   总被引:3,自引:3,他引:0  
根据UHF射频识别的应用、结合提出的接收前端结构,对所需的射频前端中混频器线性度要求做出分析,给出了决定IP2、IP3值的因素。在不影响系统噪声性能的条件下,提出了基于共模信号反馈、复用补偿电流路径的IP2改进办法;源极负反馈,低输出阻抗的IP3改进办法。混频器采用UMC0.18μm RF CMOS工艺实现,在3.3 V供电、抽取8.7 mA电流条件下,采用带外线性度的测试办法,测得23个样品的IP3平均值为15 dBm;采用FIB断开校正电路的试验表明,混频器的IP2有明显的提升(从37 dBm到52 dBm)。  相似文献
3.
UHF RFID阅读器中的堆叠式CMOS LNA设计   总被引:3,自引:3,他引:0  
提出了一种基于0.25μm标准CMOS工艺,可用于UHF RFID(超高频射频识别)阅读器前端的低噪声放大器。根据低噪声放大器的匹配、噪声和增益分析,结合射频识别系统的理论计算,提出堆叠器件的电路结构达到电流复用,以降低功耗并保证增益。测试结果表明,在2.5 V供电时,放大器可以提供约26.3 dB的前向增益,噪声系数约为1.9 dB,放大电路从电源电压上抽取5.8 mA左右的工作电流,反向隔离度达到-40 dB,放大器的IIP3约为-15 dBm。  相似文献
4.
LVS版图验证方法的研究   总被引:2,自引:0,他引:2  
LVS是IC Layout设计中一个重要的验证环节,结合实例分析,系统讨论了LVS的工作原理和验证流程。  相似文献
5.
UHF RFID阅读器中优化小数频率综合器设计   总被引:1,自引:0,他引:1  
给出了一个采用0.18μm CMOS工艺实现,基于三阶、三比特增量-总和调制技术,用于单片超高频射频识别阅读器的小数分频频率综合器。根据所采用的直接变频收发机结构特点及EPCglobal C1G2、ETSI协议的射频部分规范,确定阅读器本地振荡源相位噪声指标要求。测试结果表明:通过配置调制器的噪声传递函数零点,可使该频率综合器200 kHz频偏处的相位噪声得到有效抑制;当从1.8 V电源电压上抽取9.6 mA电流时,距离900 MHz测试中心频率200 kHz、1 MHz频偏处的相位噪声分别为-103与-132 dBc/Hz。  相似文献
6.
设计了一种采用BiFET结构的低噪声放大器(LNA),这种结构通过BiCMOS工艺使低噪声放大电路集合了双极型晶体管的低噪声特性和CMOS晶体管的高线性度。应用优化的BiFET Cascode共源共栅结构能够明显地提高低噪声放大器的性能,并且能应用于两个不同频率。本文设计的低噪声放大器在低偏置电流(1.7mA)和低功耗(5.7mW)的情况下能取得1.69dB的噪声系数、15.96dB的电压增益、一8.5dBm的IIP3和-67dB的反向隔离。设计的BiFET低噪声放大器是采用了AMS0.8μm的BiCMOS混合信号工艺,经过优化可以用于工业、室内的远程无线控制系统包括无线门禁系统。  相似文献
7.
一种适用于ASK接收器中的双极型对数中频放大器,具有接收信号强度指示的功能(RSSI)。这种放大器实现了对数响应的分段近似,同时作为信号解调的一部分。本文介绍了RSSI特殊的具体电路及其结构。该放大器包含五级放大,每一个放大级都由一个限幅放大器和跨导单元组成。此放大器在±1dB的线性度下实现了90dB的动态范围。  相似文献
8.
研究了封装以及ESD保护电路对低噪声放大器的性能影响。通过详尽推导电感负反馈共发射极低噪声放大器的输入阻抗、跨导、电压增益以及噪声系数的表达式,讨论并设计了一个应用于超高频接收芯片的低噪声放大器。芯片采用低成本的0.8μm BiCMOS工艺实现,封装形式为SOIC28。经过测量,所得到的参数与讨论及仿真值很好吻合,验证了设计以及优化方法的正确性。  相似文献
9.
集成电荷泵锁相环的接收芯片工作在ISM频段:290-470MHz,采用AMS0.8μm BiCMOS工艺,npn管的特征频率为12GHz,横向pnp的特征频率为650MHz。锁相环中鉴频鉴相器和电荷泵的设计方案基本消除了死区。压控振荡器采用LC负阻结构,中心振荡频率为433MHz,调谐范围为290-520MHz,频偏为100kHz时的相位噪声约为-98dBC/Hz.分频器采用堆叠式结构以降低功耗,PLL在5V的工作电压下功耗仅为1.4mA。  相似文献
10.
互连线时延是集成电路设计中非常重要的影响因素。本文根据Elmore延迟模型推导出多端互连线的延迟估算公式,得出了在满足设计规则的前提下,多端互连线网络应尽量遵守的布线规则,即互连线之间不要有重叠,且从源点到每个终点都要走最短的曼哈顿路径。这种布线规则可以在不增加芯片面积的基础上使互连线时延减少,这对指导高速IC芯片的版图设计有重要的理论和实践指导意义。  相似文献
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